KR20220133284A - 상변화 물질 스위치 및 그 제조 방법 - Google Patents

상변화 물질 스위치 및 그 제조 방법 Download PDF

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뤼룽 자이
케빈 브루
행 우
징연 장
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인터내셔널 비지네스 머신즈 코포레이션
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Abstract

상변화 물질 스위치는 금속 라이너 상에 배치된 상변화 층을 포함한다. 게이트 유전체층이 상기 상변화 층 상에 배치된다. 게이트 라이너가 상기 게이트 유전체층 상에 배치된다.

Description

상변화 물질 스위치 및 그 제조 방법
[0001] 본 발명은 일반적으로 메모리 디바이스를 위한 것이다. 본 개시내용은 일반적으로 상변화 물질 스위치(phase change material switches)에 관한 것으로, 보다 구체적으로 비휘발성 4단자 상변화 물질 스위치(non-volatile four-terminal phase change material switches)에 관한 것이다.
[0002] 현재 떠오르는 메모리 디바이스 기술은 상변화 메모리 기술이다. 상변화 메모리(PCM)는 일종의 비휘발성 랜덤 액세스 메모리(RAM)이다. PCM은 상변화 물질이 상변화 물질을 통과하는 전류에 응답하여 결정질 상과 비정질 상 사이를 전환할 수 있는 상변화 물질의 거동(the behavior)을 이용한다. 일반적으로 PCM 제조에서 상변화 물질은 게르마늄-안티몬-텔루륨(GST)과 같은 칼코게나이드 화합물(a chalcogenide compound)을 포함한다.
[0003] PCM은 하단 전극 컨택과 상단 전극 컨택 사이에 배치된 상변화 물질 영역을 포함한다. 상변화 물질은 결정질 상일 때 낮은 저항률을 갖고 비정질 상일 때 높은 저항률을 갖는다. PCM을 비정질 상으로 설정하려면, 상변화 물질을 먼저 용융시킨 다음, 짧은 시간 동안 큰 전류 펄스를 인가하여 급랭시켜 PCM 셀에 비정질의 고저항 물질 영역을 남긴다. PCM을 결정질 상으로 설정하려면, 중간 전류 펄스를 인가하여 상대적으로 낮은 저항률을 가진 상변화 물질을 결정화하기에 충분한 시간 동안 결정화 온도와 용융 온도 사이의 온도에서 상변화 물질을 어닐링한다. PCM의 상태를 판독하려면, 상변화 물질의 상태를 교란시키지 않는 낮은 전류의 전기 신호를 셀에 통과시켜 셀의 저항률을 측정한다. 또한, PCM 기술은 다수의 별개의 중간 상태를 달성할 수 있는 능력이 있어서, PCM이 증가된 메모리 밀도를 제공하는 단일 셀에 다중 비트를 보유할 수 있는 능력을 제공한다.
[0004] 제1 측면에서 보면, 본 발명은 금속 라이너 상에 배치된 상변화 층; 상기 상변화 층 상에 배치된 게이트 유전체층; 및 상기 게이트 유전체층 상에 배치된 금속 게이트 라이너를 포함하는, 상변화 물질 스위치를 제공한다.[0005] 추가적인 측면에서 보면, 본 발명은 본 발명의 상변화 물질 스위치; 금속내 유전체층 및 상기 금속내 유전체층 내에 적어도 2개의 금속 컨택 비아를 포함하는 전극; 및 상기 금속내 유전체층과 상기 적어도 2개의 금속 컨택 비아의 일 부분 상에 배치된 금속 라이너;를 포함하되, 상기 게이트 유전체층은 상기 금속 라이너 및 상기 상변화 층 및 상기 금속내 유전체층과 상기 적어도 2개의 금속 컨택 비아의 일 부분 상에 더 배치되고, 상기 금속 라이너 및 상기 상변화 층은 상기 적어도 2개의 금속 컨택 비아 사이에 수평 브리지를 포함하는, 상변화 물질 브리지 디바이스를 제공한다.
[0006] 추가적인 측면에서 보면, 본 발명은 본 발명의 상변화 물질 스위치; 반도체 기판; 상기 반도체 기판 상에 배치된 전극―상기 전극은 금속내 유전체층 및 상기 금속내 유전체층 내에 적어도 2개의 금속 컨택 비아를 포함함―; 및 상기 금속내 유전체층과 상기 적어도 2개의 금속 컨택 비아의 일 부분 상에 배치된 금속 라이너―상기 금속 라이너 및 상기 상변화 층은 상기 적어도 2개의 금속 컨택 비아 사이에 수평 브리지를 포함함―;를 포함하는 반도체 구조를 제공한다.
[0007] 추가적인 측면에서 보면, 본 발명은 금속내 유전체층 및 상기 금속내 유전체층 내에 적어도 2개의 금속 컨택 비아를 포함하는 전극; 상기 금속내 유전체층과 상기 적어도 2개의 금속 컨택 비아의 일 부분 상에 배치된 금속 라이너; 상기 금속 라이너 상에 배치된 상변화 층; 상기 금속 라이너와 상기 상변화 층, 및 상기 금속내 유전체층과 상기 적어도 2개의 금속 컨택 비아의 남은 부분 상에 배치된 게이트 유전체층―상기 금속 라이너 및 상기 상변화 층은 상기 적어도 2개의 금속 컨택 비아 사이에 수평 브리지를 포함함―; 및 상기 게이트 유전체층 상에 배치된 금속 게이트 라이너를 포함하는 상변화 물질 브리지 디바이스를 제공한다.
[0008] 추가적인 측면에서 보면, 본 발명은 반도체 기판; 상기 반도체 기판 상에 배치된 전극―상기 전극은 금속내 유전체층 및 상기 금속내 유전체층 내에 적어도 2개의 금속 컨택 비아를 포함함―; 상기 금속내 유전체층과 상기 적어도 2개의 금속 컨택 비아의 일 부분 상에 배치된 금속 라이너; 상기 금속 라이너 상에 배치된 상변화 층―상기 금속 라이너 및 상기 상변화 층은 상기 적어도 2개의 금속 컨택 비아 사이에 수평 브리지를 포함함―; 상기 상변화 층 상에 배치된 게이트 유전체층; 및 상기 게이트 유전체층 상에 배치된 금속 게이트 라이너를 포함하는 반도체 구조를 제공한다.
[0009] 추가적인 측면에서 보면, 본 발명은 금속내 유전체층 및 상기 금속내 유전체층 내에 적어도 2개의 금속 컨택 비아를 포함하는 전극 상에 금속 라이너를 형성하는 단계; 상기 금속 라이너 상에 상변화 층을 형성하는 단계; 상기 상변화 층 상에 제1 하드마스크를 형성하는 단계; 상기 금속내 유전체층 및 상기 적어도 2개의 금속 컨택 비아의 각각의 일 부분을 노출하기 위해 상기 금속 라이너, 상기 상변화 층 및 상기 제1 하드마스크의 일 부분을 선택적으로 제거하는 단계―상기 금속 라이너, 상기 상변화 층 및 상기 제1 하드마스크의 남은 부분이 상기 적어도 2개의 금속 컨택 비아 사이에 수평 브리지를 형성함―; 상기 금속 라이너, 상기 상변화 층 및 상기 제1 하드마스크의 외부 표면들, 및 상기 금속내 유전체층 및 상기 적어도 2개의 금속 컨택 비아 각각의 노출된 부분들 상에 게이트 유전체층을 형성하는 단계; 및 상기 게이트 유전체층 상에 금속 게이트 라이너를 형성하는 단계를 포함하는 방법을 제공한다.
[0010] 추가적인 측면에서 보면, 본 발명은 금속내 유전체층 및 상기 금속내 유전체층 내에 적어도 2개의 금속 컨택 비아를 포함하는 전극 상에 금속 라이너를 형성하는 단계; 상기 금속 라이너 상에 희생층을 형성하는 단계; 상기 희생층 상에 제1 하드마스크를 형성하는 단계; 상기 금속내 유전체층 및 상기 각각의 적어도 2개의 금속 컨택 비아의 일 부분을 노출하기 위해 상기 금속 라이너, 상기 희생층 및 상기 제1 하드마스크의 일 부분을 선택적으로 제거하는 단계―상기 금속 라이너, 상기 희생층 및 상기 제1 하드마스크의 남은 부분이 상기 적어도 2개의 금속 컨택 비아 사이에 수평 브리지를 형성함―; 상기 제1 하드마스크를 제거하는 단계; 상기 금속 라이너 상에 및 상기 금속내 유전체층 및 상기 각각의 적어도 2개의 금속 컨택 비아의 노출된 부분들 상에 게이트 유전체층을 형성하는 단계; 상기 게이트 유전체층 상에 금속 게이트 라이너를 형성하는 단계; 상기 금속 게이트 라이너 상에 제2 하드마스크를 형성하는 단계; 상기 금속 게이트 라이너의 일 부분을 노출하도록 상기 제2 하드마스크를 에칭하는 단계; 상기 게이트 유전체층을 노출하도록 상기 금속 게이트 라이너의 상기 노출된 부분을 제거하는 단계; 상기 희생층, 및 상기 금속내 유전체층과 상기 각각의 적어도 2개의 금속 컨택 비아의 일 부분을 노출하도록 상기 게이트 유전체층의 상기 노출된 부분을 제거하는 단계; 상기 금속 라이너를 노출하고 상기 금속 라이너의 상면과 상기 게이트 유전체층의 바닥면 사이에 정의된 에어갭을 형성하도록 상기 희생층을 제거하는 단계; 및 상기 에어갭 내에 그리고 상기 금속 라이너, 상기 금속내 유전체층 및 상기 각각의 적어도 2개의 금속 컨택 비아의 노출된 부분 상에 상변화 층을 증착하는 단계를 포함하는 방법을 제공한다.
[0011] 본 출원의 예시적인 실시예들은 반도체 제조에 사용할 기술을 포함한다. 한 예시적인 실시예에서, 상변화 물질 스위치는 금속 라이너 상에 배치된 상변화 층을 포함한다. 상기 상변화 물질 스위치는 상기 상변화 층 상에 배치된 게이트 유전체층을 더 포함한다. 상기 상변화 물질 스위치는 상기 게이트 유전체층에 배치된 금속 게이트 라이너를 더 포함한다.
[0012] 다른 예시적인 실시예에서, 상변화 물질 브리지 디바이스는 금속내 유전체층 및 상기 금속내 유전체층 내에 적어도 2개의 금속 컨택 비아를 포함하는 전극을 포함한다. 상기 상변화 물질 브리지 디바이스는 상기 금속내 유전체층과 상기 적어도 2개의 금속 컨택 비아의 일 부분 상에 배치된 금속 라이너를 더 포함한다. 상기 상변화 물질 브리지 디바이스는 상기 금속 라이너 상에 배치된 상변화 층을 더 포함한다. 상기 상변화 물질 브리지 디바이스는 상기 금속 라이너와 상기 상변화 층, 및 상기 금속내 유전체층과 상기 적어도 2개의 금속 컨택 비아의 남은 부분 상에 배치된 게이트 유전체층을 더 포함한다. 상기 금속 라이너 및 상기 상변화 층은 상기 적어도 2개의 금속 컨택 비아 사이에 수평 브리지를 포함한다. 상기 상변화 물질 브리지 디바이스는 상기 게이트 유전체층에 배치된 금속 게이트 라이너를 더 포함한다.
[0013] 다른 예시적인 실시예에서, 반도체 구조는 반도체 기판을 포함한다. 상기 반도체 구조는 상기 반도체 기판 상에 배치된 전극을 더 포함한다. 상기 전극은 금속내 유전체층 및 상기 금속내 유전체층 내에 적어도 2개의 금속 컨택 비아를 포함한다. 상기 반도체 구조는 상기 금속내 유전체층과 상기 적어도 2개의 금속 컨택 비아의 일 부분 상에 배치된 금속 라이너를 더 포함한다. 상기 반도체 구조는 상기 금속 라이너 상에 배치된 상변화 층을 더 포함한다. 상기 금속 라이너 및 상기 상변화 층은 상기 적어도 2개의 금속 컨택 비아 사이에 수평 브리지를 포함한다. 상기 반도체 구조는 상기 상변화 층 상에 배치된 게이트 유전체층을 더 포함한다. 상기 반도체 구조는 상기 게이트 유전체층에 배치된 금속 게이트 라이너를 더 포함한다.
[0014] 다른 예시적인 실시예에서, 한 방법은 금속내 유전체층 및 적어도 2개의 금속 컨택 비아를 갖는 전극 상에 금속 라이너를 형성하는 단계를 포함한다. 상기 방법은 상기 금속 라이너 상에 상변화 층을 형성하는 단계를 더 포함한다. 상기 방법은 상기 상변화 층 상에 제1 하드마스크를 형성하는 단계를 더 포함한다. 상기 방법은 상기 금속내 유전체층 및 상기 적어도 2개의 금속 컨택 비아의 각각의 일 부분을 노출하기 위해 상기 금속 라이너, 상기 상변화 층 및 상기 제1 하드마스크의 일 부분을 선택적으로 제거하는 단계를 더 포함한다. 상기 금속 라이너, 상기 상변화 층 및 상기 제1 하드마스크의 남은 부분이 상기 적어도 2개의 금속 컨택 비아 사이에 수평 브리지를 형성한다. 상기 방법은 상기 금속 라이너, 상기 상변화 층 및 상기 제1 하드마스크의 외부 표면들, 및 상기 금속내 유전체층 및 상기 적어도 2개의 금속 컨택 비아 각각의 노출된 부분들 상에 게이트 유전체층을 형성하는 단계를 더 포함한다. 상기 방법은 상기 게이트 유전체층 상에 금속 게이트 라이너를 형성하는 단계를 더 포함한다.
[0015] 다른 예시적인 실시예에서, 한 방법은 금속내 유전체층 및 상기 금속내 유전체층 내에 적어도 2개의 금속 컨택 비아를 포함하는 전극을 형성하는 단계를 포함한다. 상기 방법은 상기 전극 상에 금속 라이너를 형성하는 단계를 더 포함한다. 상기 방법은 상기 금속 라이너 상에 희생층을 형성하는 단계를 더 포함한다. 상기 방법은 상기 희생층 상에 제1 하드마스크를 형성하는 단계를 더 포함한다. 상기 방법은 상기 금속내 유전체층 및 상기 적어도 2개의 금속 컨택 비아의 각각의 일 부분을 노출하기 위해 상기 금속 라이너, 상기 희생층 및 상기 제1 하드마스크의 일 부분을 선택적으로 제거하는 단계를 더 포함한다. 상기 금속 라이너, 상기 희생층 및 상기 제1 하드마스크의 남은 부분이 상기 적어도 2개의 금속 컨택 비아 사이에 브리지를 형성한다. 상기 방법은 상기 제1 하드마스크를 제거하는 단계를 더 포함한다. 상기 방법은 상기 금속 라이너 상에 및 상기 금속내 유전체층 및 상기 각각의 적어도 2개의 금속 컨택 비아의 노출된 부분들 상에 게이트 유전체층을 형성하는 단계를 더 포함한다. 상기 방법은 상기 게이트 유전체층 상에 금속 게이트 라이너를 형성하는 단계를 더 포함한다. 상기 방법은 상기 금속 게이트 라이너 상에 희생층을 형성하는 단계를 더 포함한다. 상기 방법은 상기 금속 게이트 라이너의 일 부분을 노출하도록 상기 제2 하드마스크를 에칭하는 단계를 더 포함한다. 상기 방법은 상기 게이트 유전체층을 노출하도록 상기 금속 게이트 라이너의 상기 노출된 부분을 제거하는 단계를 더 포함한다. 상기 방법은 상기 희생층, 및 상기 금속내 유전체층과 상기 각각의 적어도 2개의 금속 컨택 비아의 일 부분을 노출하도록 상기 게이트 유전체층의 상기 노출된 부분을 제거하는 단계를 더 포함한다. 상기 방법은 상기 금속 라이너를 노출하고 상기 금속 라이너의 상면과 상기 게이트 유전체층의 바닥면 사이에 정의된 에어갭을 형성하도록 상기 희생층을 제거하는 단계를 더 포함한다. 상기 방법은 상기 에어갭 내에 그리고 상기 금속 라이너, 상기 금속내 유전체층 및 상기 각각의 적어도 2개의 금속 컨택 비아의 노출된 부분 상에 상변화 층을 증착하는 단계를 더 포함한다.
[0016] 다른 실시예들은 첨부 도면과 함께 읽어야 하는 다음 실시예들의 상세한 설명에서 설명될 것이다.
[0017] 이제 다음 도면들에 예시된 바와 같이 바람직한 실시예들을 참조하여 본 발명을 단지 예로서 설명한다.
도 1은 하기 도면들 각각에 대한 X 단면 위치 및 Y 단면 위치를 나타내는 구조의 평면도를 도시한다.
도 2는 예시적인 실시예에 따른, 제1 중간 제조 단계에서 도 1의 구조의 단면도이다.
도 3은 예시적인 실시예에 따른, 제2 중간 제조 단계에서 도 1의 구조의 단면도이다.
도 4는 예시적인 실시예에 따른, 제3 중간 제조 단계에서 도 1의 구조의 단면도이다.
도 5는 예시적인 실시예에 따른, 제4 중간 제조 단계에서 도 1의 구조의 단면도이다.
도 6은 대체 예시적인 실시예에 따른, 제1 중간 제조 단계에서 도 1의 구조의 단면도이다.
도 7은 대체 예시적인 실시예에 따른, 제2 중간 제조 단계에서 도 1의 구조의 단면도이다.
도 8은 대체 예시적인 실시예에 따른, 제3 중간 제조 단계에서 도 1의 구조의 단면도이다.
도 9은 대체 예시적인 실시예에 따른, 제4 중간 제조 단계에서 도 1의 구조의 단면도이다.
도 10은 대체 예시적인 실시예에 따른, 제5 중간 제조 단계에서 도 1의 구조의 단면도이다.
도 11은 대체 예시적인 실시예에 따른, 제6 중간 제조 단계에서 도 1의 구조의 단면도이다.
도 12는 대체 예시적인 실시예에 따른, 제7 중간 제조 단계에서 도 1의 구조의 단면도이다.
도 13은 대체 예시적인 실시예에 따른, 제8 중간 제조 단계에서 도 1의 구조의 단면도이다.
[0018] 이제 본 발명의 예시적인 실시예들을 상변화 물질 스위치와 관련하여 더 상세하게 논의할 것이다. 상변화 물질은 줄 발열에 따른 상이한 상(相) 상태의 저항 차이를 통해, 비휘발성 메모리 디바이스에 사용되어 왔다. 상변화 물질은 비정질화 시 높은 저항(개방 회로)을 나타내고, 상변화 물질은 재결정화 시 낮은 저항(폐쇄 회로)을 나타낸다. 따라서, 임계 전압은 비정질화된 부피의 함수이다. 현재 구조는 프로그래밍과 읽기에 모두 사용되는 두 개의 단자만 사용하므로 전기 스위칭 디바이스로 유용하지 않다.
[0019] 이에 따라, 예시적인 실시예들은 적어도 상변화 물질과 랩-어라운드 게이트 유전체층 및 금속 게이트 라이너(이하 히터로도 지칭됨)를 사용하는 단일 4단자 스위칭 디바이스를 제공하며, 여기서 게이트 유전체층은 상변화 물질과 금속 게이트 라이너 사이에 있다. 금속 게이트 라이너와 게이트 유전체층은 상변화층과 직교하도록 구성되어 4단자 스위칭 디바이스를 형성한다. 이러한 디바이스를 형성함으로써, 제어 회로 및 신호 회로는 완전히 분리될 수 있으며, 따라서 보다 폭넓은 응용이 가능하다.
[0020] 첨부 도면에 도시된 다양한 층, 구조, 및 영역은 축척에 따라 그려지지 않은 개략도임을 이해해야 한다. 또한, 설명의 편의를 위해, 반도체 디바이스 또는 구조를 형성하는 데 일반적으로 사용되는 유형의 하나 이상의 층, 구조, 및 영역은 주어진 도면에서 명시적으로 표시되지 않을 수 있다. 이것은 명시적으로 표시되지 않은 임의의 층들, 구조들 및/또는 영역들이 실제 반도체 구조에서 생략되었음을 의미하지 않는다.
[0021] 또한, 본원에 논의된 실시예들은 본원에 도시되고 설명된 특정 물질들, 특징들 및 처리 단계에 제한되지 않는다는 것을 이해해야 한다. 특히, 반도체 처리 단계들과 관련하여, 본원에 제공된 설명은 기능적 반도체 집적 회로 디바이스를 형성하는 데 필요할 수 있는 모든 처리 단계를 포함하도록 의도된 것이 아니라는 것이 강조되어야 한다. 오히려, 그러한 디바이스를 형성하는 데 일반적으로 사용되는 특정 처리 단계는 설명의 경제성을 위해 본원에서 의도적으로 설명되지 않는다.
[0022] 또한, 동일 또는 유사한 참조 번호는 도면 전체에 걸쳐 동일하거나 유사한 특징, 구성 요소 또는 구조를 나타내는 데 사용되며, 따라서, 동일 또는 유사한 특징, 구성 요소 또는 구조에 대한 상세한 설명은 각 도면에 대해 반복되지 않을 것이다. 두께, 폭, 백분율, 범위 등과 관련하여 본원에 사용된 용어 “약” 또는 “실질적으로”는 ~에 가깝거나 근사하지만 정확하게는 아님을 나타내는 것으로 이해되어야 한다. 예를 들어, 본원에 사용된 용어 “약” 또는 “실질적으로”는 언급된 양보다 1% 이하와 같이 작은 오차 범위가 존재할 수 있음을 의미한다.
[0023] 본 명세서에서 본 원리들의 “한 실시예” 또는 “실시예” 및 이들의 다른 변형에 대한 언급은 그 실시예와 관련하여 기술된 구체적인 특징, 구조, 특성 등이 본 원리들의 적어도 하나 이상의 실시예에 포함됨을 의미한다. 따라서, 본 명세서 전반에 걸쳐 여러 곳에서 나타나는 “한 실시예에서” 또는 “실시예에서”라는 문구, 및 기타 변형의 출현은 반드시 모두 동일한 실시예를 지칭하는 것은 아니다. 용어들 “상에 위치하는”은 제1 구조 등의 제1 구성 요소가 제2 구조 등의 제2 구성 요소 상에 존재하며, 계면 구조 등의 중간에 오는 구성 요소들(예를 들어, 계면층)이 제1 요소와 제2 요소 사이에 존재할 수 있음을 의미한다. “직접 컨택”이라는 용어는 제1 구조 등의 제1 구성 요소, 및 제2 구조 등의 제2 구성 요소가 두 구성 요소의 경계면에 임의의 중간 전도, 절연 또는 반도체 층이 없이 연결된다는 의미이다.
[0024] 제1, 제2 등의 용어가 다양한 구송 요소를 설명하기 위해 본원에 사용될 수 있지만, 이러한 구성 요소들은 이러한 용어들에 의해 제한되어서는 안 된다는 것이 이해될 것이다. 이러한 용어들은 한 구성 요소를 다른 구성 요소와 구별하는 데만 사용된다. 따라서, 아래에 기술되는 제1 구성 요소는 본 발명의 개념의 범위를 벗어나지 않으면서 제2 구성 요소로 명명될 수도 있다.
[0025] 본원에서 사용되는 “높이(height)”는 단면도에서 한 구성 요소(예를 들어, 층, 트렌치, 구멍, 개구 등)의 바닥면에서 상면까지 측정한 및/또는 그 구성 요소가 위치하고 있는 표면에 대하여 측정한 그 구성 요소의 수직적 크기를 지칭한다. 반대로, “깊이(depth)”는 단면도에서 한 구성 요소(예를 들어, 층, 트렌치, 구멍, 개구 등)의 상면에서 바닥면까지 측정한 그 구성 요소의 수직적 크기를 지칭한다. “두꺼운(thick)”, “두께(thickness)”, “얇은(thin)” 또는 이들의 파생어는 명시된 경우 “높이(height)” 대신 사용될 수 있다.
[0026] 본원에서 사용되는 “폭(width)” 또는 “길이(length)”는 도면에서 한 구성 요소(예를 들어, 층, 트렌치, 구멍, 개구 등)의 한 측면에서 반대면까지 측정한 그 구성 요소의 크기를 지칭한다. “두꺼운(thick)”, “두께(thickness)”, “얇은(thin)” 또는 이들의 파생어와 같은 용어는 명시된 경우 “폭(width)” 또는 “길이(length)” 대신 사용될 수 있다.
[0027] 도 1 내지 13을 참조하여 상변화 물질 스위칭 디바이스를 제조하기 위한 예시적인 실시예들을 아래에 기술한다. 동일한 참조 번호 (100)은 도 1 내지 5에 예시된 다양한 중간 제조 단계를 통해 구조를 나타내기 위해 사용되며, 참조 번호 (200)은 도 6 내지 13에 예시된 다양한 중간 제조 단계를 통해 구조를 나타내는 데 사용된다는 점에 유의한다. 본원에 기술된 상변화 물질 스위칭 디바이스는 반도체 디바이스 및/또는 집적 회로, 또는 이들의 일 부분으로 간주될 수도 있음을 또한 유의한다. 명료함을 위해, 도 1 내지 13에 예시된 바와 같이, 상변화 물질 스위칭 디바이스의 생산으로 이어지는 일부 제조 단계는 생략된다. 다른 말로 하면, 도시되지는 않았지만 본 기술 분야의 통상의 지식을 가진 자들에게 잘 알려진 하나 이상의 잘 알려진 처리 단계는 도면들에 포함되지 않았다.
[0028] 도 1 내지 5는 본 발명의 한 실시예를 도시한다. 도 1은 하드마스크(112)를 나타내고 식별 목적을 위한 X 단면 위치 및 Y 단면 위치를 나타내는 부분 구조(100)를 (평면도로) 도시한다. 도 2는 제1 중간 제조 단계에서 도 1의 구조(100)를 도시한다. 구조(100)는 먼저 기판(102)을 포함한다. 일반적으로, 기판(102)은 하나 이상의 상이한 유형의 반도체 기판 구조들과 물질들 및 임의의 사전 처리된 층들을 포함할 수 있다. 예를 들면, 한 실시예에서, 기판(102)은 실리콘(Si) 또는 게르마늄(Ge), 또는 실리콘-게르마늄 합금, 화합물 반도체 물질들(예를 들어, III-V), SOI(실리콘-온-절연체) 기판의 활성 반도체 층, GeOI(게르마늄-온-절연체) 기판, 또는 다른 유형의 반도체-온-절연체 기판과 같이 벌크 반도체 기판 제조 공정들에 일반적으로 사용되는 다른 유형의 기판 물질들로 형성되는 벌크 반도체 기판(예를 들어, 웨이퍼)일 수 있고, 이는 베이스 기판 층(예를 들어, 실리콘 기판)과 활성 반도체 층(예를 들어, Si, Ge 등) 사이에 배치된 절연층(예를 들어, 산화물 층)을 포함하며, 여기서 능동 회로 컴포넌트들이 FEOL의 일부로, 그리고 스위치 디바이스의 형성 전에 일부 BEOL 층들의 일부로 형성된다.
[0029] 구조(100)는 기판(102) 상에 형성된 메모리 전극(103)을 더 포함한다. 메모리 전극(103)은 유전체층(104) 내에 인터커넥트들(106)을 포함한다. 예를 들면, 유전체층(104)은 인터커넥트들이 형성되는 인터커넥트 유전체(ICD) 층의 역할을 한다. 하부 에칭 정지층(미도시)이 ICD 층 아래에 제공될 수 있다. 하부 에칭 정지층은 다양한 유형의 물질들을 포함할 수 있다. 한 실시예에서, 하부 에칭 정지층은 유전체 물질을 포함한다. 한 실시예에서, 하부 에칭 정지층은 질소 도핑된 BLOK(NBLOK) 또는 낮은 k NBLOK를 포함할 수 있다. 실리콘 질화물과 같은 다른 유형의 에칭 정지 물질들도 유용할 수 있다.
[0030] 한 실시예에서, ICD는 하부 및 상부 부분을 포함한다. 하부 부분은 층간 유전체(ILD) 층 역할을 하고 상부 부분은 금속내 유전체(IMD) 층 역할을 한다. 상기 유전체층은 단층이거나 다층 스택일 수 있다. 예를 들면, 단층이 ILD 및 IMD 두 역할을 하도록 사용될 수 있거나 개별 층들이 ILD 및 IMD에 사용된다. 일부 경우에, 에칭 정지층이 ILD 및 IMD 사이에 형성될 수 있다.
[0031] 상기 유전체층은 예를 들어 실리콘 산화물을 포함할 수 있다. 다른 유형의 유전체 물질도 유용하다. 예를 들면, 상기 유전체층은 실리콘 질화물, 실리콘 이산화물, 실리콘 산질화물, SiCN, SiOCN, SiOC, SiBCN, 유전체 금속 산화물, 유전체 금속 질화물, 플루오르화 실리콘 산화물(FSG)과 같은 도핑된 실리콘 산화물, 붕소 인산염 실리케이트 글래스(BPSG) 및 인산염 실리케이트 글래스(PSG)와 같은 도핑되지 않거나 도핑된 실리케이트 글래스, 도핑되지 않거나 도핑된 열 성장 실리콘 산화물, 도핑되지 않거나 도핑된 TEOS 증착된 실리콘 산화물, 및 저k 및 초저k 유전체 물질을 포함할 수 있다. 저k 유전체 물질은 대략 4인 SiO2의 유전 상수보다 작은 공칭 유전 상수를 갖는다(예를 들어, 열 성장 실리콘 이산화물의 유전 상수는 3.9 내지 4.0 범위일 수 있다). 한 실시예에서, 저k 유전체 물질은 3.7 미만의 유전 상수를 가질 수 있다. 적합한 저k 유전체 물질은 예를 들어 플루오르화 실리콘 글래스(FSG), 탄소 도핑 산화물, 중합체, SiCOH 함유 저k 물질, 비다공성 저k 물질, 다공성 저k 물질, 스핀-온 유전체(SOD) 저k 물질, 또는 임의의 다른 적합한 저k 유전체 물질을 포함한다. 초저k 유전체 물질은 2.5 미만의 공칭 유전 상수를 갖는다. 적합한 초저k 유전체 물질은 예를 들어 SiOCH, 다공성 pSiCOH, pSiCNO, 탄소 풍부 실리콘 탄소 질화물(C-Rich SiCN), 다공성 실리콘 탄소 질화물(pSiCN), 붕소 및 다공성 도핑된 SiCOH/pSiCOH 등을 포함한다. 한 예시적인 실시예에서, 적어도 IMD 층은 저k 또는 초저k 유전체 물질을 포함한다.
[0032] 인터커넥트들(106)이 ICD 층 내에 형성된다. 상기 인터커넥트는 다수의 인터커넥트를 포함할 수 있다. 한 실시예에서, 상기 인터커넥트는 상부 부분 또는 IMD에 전도성 라인(106a)을 포함하는 반면, 컨택(106b)이 하부 부분 또는 ILD에 형성된다. 상기 인터커넥트는 전도성 물질을 포함한다. 예를 들면, 전도성 물질은 임의의 금속 또는 합금일 수 있다. 한 실시예에서, 상기 인터커넥트는 구리, 알루미늄, 텅스텐, 이들의 합금, 또는 이들의 조합을 포함할 수 있다. 컨택들 및 전도성 라인은 동일하거나 상이한 물질들을 포함할 수 있다. 컨택은 전도성 라인을 아래의 컨택 영역들에 연결한다. ICD 레벨에 따라, 컨택 영역은 트랜지스터의 게이트나 확산 영역 또는 커패시터의 플레이트와 같은 다른 금속 라인 또는 디바이스일 있다.
[0033] 금속 라이너(108)가 유전체층(104) 및 인터커넥트들(106) 위에 형성된다. 금속 라이너(108)는 고 저항 금속 라이너이다. 금속 라이너(108)에 적합한 물질은 예를 들어, TaN, TiN 등을 포함한다. 금속 라이너(108) 예를 들어 화학 기상 증착(CVD), 플라즈마 강화 CVD(PECVD), 스퍼터링 증착, 물리 기상 증착(PVD), 원자층 증착(ALD), 도금 및 기타 유사 공정들 등의 종래 기술에 의해 증착될 수 있다. 한 예시적인 실시예에서, 금속 라이너(108)는 약 1 나노미터(nm) 내지 약 10nm 범위의 두께를 가질 수 있다.
[0034] 상변화 물질을 포함하는 상변화 층(110)이 금속 라이너(108) 상에 종래 기술, 예를 들어, CVD, 펄스 CVD, 및 ALD 등에 의해 형성된다. 상변화 메모리에서, 정보는 다른 상들로 조작될 수 있는 물질들에 저장된다. 이러한 상들 중 각각은 상이한 전기적 특성을 나타내고 이는 정보를 저장하는 데 사용될 수 있다. 비정질 상 및 결정질 상은 전기 저항에서 감지 가능한 차이가 있기 때문에 일반적으로 비트 저장에 사용되는 두 가지 상(1 및 0)이다. 구체적으로, 비정질 상은 결정질 상보다 더 높은 저항을 갖는다.
[0035] 한 실시예에서, 적합한 상변화 물질은 예를 들어 글래스 칼코게나이드를 포함한다. 이 물질들의 그룹에는 칼코겐(주기율표 그룹 16/VIA)과 더 양전성인 원소를 함유한다. 예를 들어, 셀레늄(Se)과 텔루륨(Te)은 상변화 층을 만들 때 글래스 칼코게나이드를 생성하는 데 사용되는 그룹에서 가장 일반적인 두 가지 반도체이다. 대표적인 예로 Ge2Sb2Te5(GST), SbTe, 및 In2Se3가 있다. 그러나, 일부 상변화 물질은 GeSb와 같은 칼코겐을 이용하지 않는다. 따라서, 다양한 물질이 개별적인 비정질 상태 및 결정질 상태를 유지할 수 있는 한 상변화 물질 층으로 사용될 수 있다.
[0036] 하드마스크(112)가 임의의 종래 기술에 의해 상변화 층(110) 위에 형성된다. 예를 들면, 하드마스크(112)는 예를 들어 CVD, PECVD, PVD, ALD 및 기타 유사 공정들에 의해 증착될 수 있다. 그런 후, 하드마스크(112)는 화학적 기계적 평탄화(CMP) 공정과 같은 평탄화 공정을 거칠 수 있다.
[0037] 그런 후, 하드마스크(112)는 패터닝되어 도 2에 도시된 바와 같은 핀(fin)을 형성한다. 하드마스크(112)의 패터닝은 먼저 종래의 포토레지스트(도시되지 않음)를 하드마스크(112)에 도포함으로써 달성된다. 포토레지스트를 하드마스크(112)에 도포한 후, 포토레지스트는 원하는 방사선 패턴에 대한 포토레지스트의 패턴 방식 노출 및 통상적인 레지스트 현상제를 사용한 노출된 포토레지스트의 현상을 포함하는 리소그래피 단계를 거친다. 패턴화된 포토레지스트는 하드마스크(112)의 일부를 보호하면서 적어도 하나의 다른 부분은 보호되지 않은 상태로 남겨둔다. 이어서, 상변화 층(110) 및 패턴화된 레지스트를 포함하지 않는 금속 라이너(108)와 함께 하드마스크(112)의 보호되지 않은 부분이 에칭에 의해 제거된다. 패턴화된 레지스트에 선택적인 하드마스크(112)의 보호되지 않은 부분을 제거하는 임의의 에칭 공정이 사용될 수 있다. 일반적으로, 반응성 이온 에칭(RIE) 공정 또는 이와 유사한 다른 건식 에칭 공정이 사용된다. 도시된 바와 같이, 에칭 공정은 유전체층(104)과 인터커넥트들(106)의 상부 표면의 일부의 꼭대기에서 멈추며, 이로써 하드마스크(112) 아래의 금속 라이너(108)와 상변화 층(110)의 남은 부분이 두 인터커넥트들(106) 사이에 브리지(111)(도 1 참조)를 형성하도록 한다. 패턴화된 하드마스크(112)를 형성하는 데 사용된 포토레지스트는 일반적으로 에칭 공정 후에 벗겨진다.
[0038] 도 3은 제2 중간 단계의 구조(100)를 도시한다. 이 단계 동안, 게이트 유전체층(114)이 유전체층(104), 인터커넥트들(106), 금속 라이너(108), 상변화 층(110) 및 하드마스크(112)의 노출된 표면들 상에 형성된다. 게이트 유전체층(114)은 상변화 층(110)의 측벽들을 보호하는 이점이 있다. 게이트 유전체층(114)을 위한 적합한 게이트 유전체 물질은 예를 들어 유전체층(104)와 동일하거나 상이한 물질을 포함한다. 일반적으로, 유전체층(104) 및 유전체층(114)은 실리콘의 산화물로 구성된다. 게이트 유전체층(114)는 일반적으로 종래의 증착 공정(예를 들어, CVD)을 이용하여 형성된다. 한 실시예에서, 게이트 유전체층(114)은 약 1nm 내지 약 5nm 범위의 두께를 가진다.
[0039] 그런 후, 금속 게이트 라이너(116)가 종래의 증착 공정, 예를 들어, CVD, ALD, 전기도금 및 기타 유사한 공정을 사용하여 게이트 유전체층(114) 상에 형성된다. 한 실시예에서, 금속 게이트 라이너(116) 및 게이트 유전체층(114)은 상변화 층(110)에 직교하도록 구성된다. 금속 게이트 라이너(116)는 예를 들어 저항성 및 실질적으로 높은 열 전도성을 나타내는 금속 또는 금속 합금 물질을 포함하는 저항성 히터로서 구성된다. 예를 들면, 금속 게이트 라이너(116)는 니오븀(Nb), 텅스텐(W), 백금(Pt), 니켈 크롬(NiCr), 티타늄 텅스텐(TiW), TaN, TiN 또는 TaSiN, 또는 임의의 다양한 유사한 금속 또는 금속 합금으로 형성될 수 있다. 따라서, 금속 게이트 라이너(116)는 결정질 상태와 비정질 상태 사이에서 상변화 층(110)을 스위칭하기 위해 전류를 수신하도록 구성될 수 있다. 이 경우에, 상변화는 상변화 층(110) 위에 위치하고 게이트 유전체층(114)에 의해 상변화 층(110)과 전기적으로 절연된 금속 게이트 라이너(116)에 전류를 흘림으로써 얻어진다. 전류가 “저항성 히터”를 통과할 때, 이 히터는 줄(Joule) 효과로 인해 워밍업될 것이고 “저항성 히터”에 의해 생성된 열 전도는 상변화 층(110)의 상태를 간접적으로 변경할 것이다. 금속 게이트 라이너(116)는 약 4nm 내지 약 10nm 범위의 두께를 가진다.
[0040] 그 다음, 하드마스크(118)가 임의의 종래 기술, 예를 들어, CVD, PECVD, PVD, ALD, 및 기타 유사한 공정에 의해 금속 게이트 라이너(116) 위에 형성된다. 하드마스크(118)를 위한 적합한 물질은 SiN, TEOS 또는 임의의 다른 비전도성 필름일 수 있다. 그런 후, 하드마스크(118)는 CMP 공정과 같은 평탄화 공정을 거칠 수 있다. 그런 후, 하드마스크(118)는 패턴화되고 RIE와 같은 에칭 공정을 거쳐 하드마스크(118)의 일 부분을 제거하여 금속 게이트 라이너(116)의 일 부분을 노출시킨다.
[0041] 도 4는 제3 중간 단계의 구조(100)를 도시한다. 이 단계 동안, 금속 게이트 라이너(116)의 노출된 부분이 선택적으로 제거되어 하드마스크(118)의 바닥면 아래 게이트 유전체층(114) 상에 금속 게이트 라이너(116)의 일 부분을 남긴다. 금속 게이트 라이너(116)를 제거하는 것은 RIE 공정과 같은 에칭 공정에서 유전체층(114)에 대해 선택적이 되는 에천트를 도포하는 것을 포함할 수 있다. 예를 들면, 금속 게이트 라이너(116)의 노출된 부분을 에칭하는 것은 에칭 가스를 사용하여 수행되는 건식 에칭일 수 있다. 예시적인 실시예들에서, 건식 에칭 공정에 사용되는 에칭 가스는 불소 및 H2O 증기를 함유하는 가스를 포함할 수 있으며, 이는 예를 들어 CxFy, CHxFy 등일 수 있다.
[0042] 도 5는 제4 중간 단계의 구조(100)를 도시한다. 이 단계 동안, 유전체 필(120)이 게이트 유전체층(114) 상에 및 하드마스크(118) 위에 형성된다. 유전체 필(120)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 수소화 실리콘 탄소 산화물, 저k 유전체, 초저k 유전체, 유동성 산화물, 다공성 유전체, 또는 다공성 유기 유전체를 포함한 유기 유전체와 같은 임의의 알려진 유전체 물질로 제조될 수 있다. 저k 및 초저k 유전체 물질은 유전체층과 관련하여 위에서 논의된 것들 중 임의의 것일 수 있다. 유전체 필(120)은 ALD, CVD, PECVD, PVD, 또는 다른 유사한 공정을 포함하여 본 기술 분야에서 알려진 적합한 증착 기술에 의해 형성될 수 있다. 그런 후, 유전체 필(120)은 CMP 공정과 같은 평탄화 공정을 거칠 수 있다.
[0043] 다음으로, 금속 게이트 컨택들(122)을 포함하는 금속 컨택들이 형성된다. 예를 들면, 금속 게이트 컨택들(122)은 게이트에 대한 전기적 연결이다. 금속 게이트 컨택들(122)은 먼저 본 기술 분야에서 알려진 방법에 의해 전도성 비아(via)들 또는 트렌치(trench)들을 형성함으로써, 예를 들어, RIE에 의해 하드마스크(118)를 통과해 선택적으로 에칭함으로써 형성되며, 이로써 비아 또는 트렌치가 각각의 컴포넌트와 연통하게 되고, 예를 들어, 금속 게이트 컨택들(122)에 대한 전도성 비아들 또는 트렌치들이 각각의 금속 게이트 라이너(116)와 연통하게 된다. 그런 후, 전도성 물질이 비아 또는 트렌치 내에 증착된다. 금속 게이트 컨택들(122)을 위한 전도성 물질은 예를 들어, 다결정질 또는 비정질 실리콘, 게르마늄, 실리콘 게르마늄, 금속(예를 들어, 텅스텐, 티타늄, 탄탈럼, 루테늄, 지르코늄, 코발트, 구리, 알루미늄, 납, 백금, 주석, 은, 금), 전도성 금속 화합물 재료(예를 들어, 탄탈럼 질화물, 티타늄 질화물, 탄탈럼 탄화물, 티타늄 탄화물, 티타늄 알루미늄 탄화물, 텅스텐 실리사이드, 텅스텐 질화물, 루테늄 산화물, 코발트 실리사이드, 니켈 실리사이드), 탄소 나노튜브, 전도성 탄소, 그래핀, 또는 이들 재료들의 임의의 적절한 조합과 같은 임의의 적합한 전도성 물질을 포함한다. 전도성 물질은 증착 동안 또는 후에 혼입되는 도펀트를 더 포함할 수 있다. 증착 단계는 어닐링 단계가 뒤따르거나 동반될 수 있다.
[0044] 도 6 내지 13은 구조(200)로 시작하는 대체 실시예를 도시한다. 도 6은 제1 중간 제조 단계에서 구조(200)를 도시한다. 구조(200)는 먼저 기판(202)을 포함한다. 일반적으로, 기판(202)은 기판(102)에 대해 위에서 기술한 바와 같이 하나 이상의 상이한 유형의 반도체 기판 구조들과 물질들을 포함할 수 있다. 구조(200)는 기판(202) 상에 형성된 메모리 전극(203)을 더 포함한다. 메모리 전극(203)은 유전체층(204) 내에 인터커넥트들(206)을 포함한다. 위에서 논의된 유전체층(104)와 마찬가지로, 유전체층(204)은 예를 들어 인터커넥트들이 형성되는 ICD 층의 역할을 한다. 한 실시예에서, ICD는 하부 및 상부 부분을 포함한다. 하부 부분은 ILD 층 역할을 하고 상부 부분은 IMD 층 역할을 한다. 상기 유전체층은 단층이거나 다층 스택일 수 있다. 예를 들면, 단층이 ILD 및 IMD 두 역할을 하도록 사용될 수 있거나 개별 층들이 ILD 및 IMD에 사용된다. 일부 경우에, 에칭 정지층이 ILD 및 IMD 사이에 형성될 수 있다.
[0045] 유전체층(204)은 유전체층(104)에 대해 위에서 논의된 것과 유사한 방식 및 동일한 물질로 증착될 수 있다. 인터커넥트들(206)이 ICD 층 내에 형성된다. 상기 인터커넥트는 다수의 인터커넥트를 포함할 수 있다. 한 실시예에서, 상기 인터커넥트는 상부 부분 또는 IMD에 전도성 라인(206a)을 포함하는 반면, 컨택(206b)이 하부 부분 또는 ILD에 형성된다. 인터커넥트(206)는 인터커넥트(106)에 대해 위에서 논의된 것과 같은 전도성 물질을 포함한다.
[0046] 금속 라이너(208)가 유전체층(204) 및 인터커넥트들(206) 위에 형성된다. 금속 라이너(208)는 고 저항 금속 라이너이다. 금속 라이너(208)는 금속 라이너(108)에 대해 위에서 논의된 것과 유사한 방식 및 동일한 물질로 증착될 수 있다. 한 예시적인 실시예에서, 금속 라이너(208)는 약 1nm 내지 약 10nm 범위의 두께를 가질 수 있다.
[0047] 희생층(210)이 금속 라이너(208) 상에 종래 기술, 예를 들어, CVD 및 ALD 등에 의해 형성된다. 희생층(210)을 위한 적합한 물질은 예를 들어 비정질 실리콘(a-Si) 물질 또는 비정질 실리콘-게르마늄 물질(a-SiGe)과 같은 임의의 비정질 물질을 포함한다. 한 실시예에서, 비정질 층(210)은 약 10nm 내지 약 100nm 범위의 두께를 가질 수 있다.
[0048] 하드마스크(212)가 하드마스크(112)에 대해 위에서 논의된 바와 같은 임의의 종래 기술에 의해 희생층(210) 위에 형성된다. 그런 후, 하드마스크(212)는 CMP 공정과 같은 평탄화 공정을 거칠 수 있다. 그런 후, 하드마스크(212)는 패터닝되어 도 6에 도시된 바와 같은 핀(fin)을 형성한다. 하드마스크(212)의 패터닝은 위에서 논의된 바와 같이 달성된다. 도시된 바와 같이, 에칭 공정은 유전체층(204)과 인터커넥트들(206)의 상부 표면의 일부의 꼭대기에서 멈추며, 이로써 하드마스크(212) 아래의 금속 라이너(208)와 희생층(210)의 남은 부분이 두 인터커넥트들(206) 사이에 브리지(111)(도 1 참조)와 같은 브리지를 형성하도록 한다. 패턴화된 하드마스크(212)를 형성하는 데 사용된 포토레지스트는 일반적으로 에칭 공정 후에 벗겨진다.
[0049] 도 7은 제2 중간 단계의 구조(200)를 도시한다. 이 단계 동안, 하드마스크(212)가 먼저 종래 기술에 의해 제거된다. 다음으로, 게이트 유전체층(214)이 유전체층(204), 인터커넥트들(206), 금속 라이너(208) 및 희생층(210)의 노출된 표면들 상에 형성된다. 게이트 유전체층(214)은 게이트 유전체층(114)에 대해 위에서 논의된 것과 유사한 방식 및 동일한 물질로 증착될 수 있다. 한 실시예에서, 게이트 유전체층(214)은 상대적으로 얇은 층으로, 예를 들어, 약 1nm 내지 약 5nm 범위의 두께를 가진 층이다.
[0050] 도 8은 제3 중간 단계의 구조(200)를 도시한다. 이 단계 동안, 금속 게이트 라이너(216)가 게이트 유전체층(214) 상에 형성된다. 금속 게이트 라이너(216)는 금속 게이트 라이너(116)에 대해 위에서 논의된 것과 유사한 방식 및 동일한 물질로 증착될 수 있다. 금속 게이트 라이너(116)와 마찬가지로, 금속 게이트 라이너(216)는 예를 들어 저항성 및 실질적으로 높은 열 전도성을 나타내는 금속 또는 금속 합금 물질을 포함하는 저항성 히터로서 구성된다. 따라서, 금속 게이트 라이너(216)는 결정질 상태와 비정질 상태 사이에서, 아래 논의되는 바와 같이, 상변화 층(224)을 스위칭하기 위해 전류를 수신하도록 구성될 수 있다. 한 실시예에서, 금속 게이트 라이너(216)는 상대적으로 얇은 층으로, 예를 들어, 약 4nm 내지 약 10nm 범위의 두께를 가진 층이다.
[0051] 그 다음, 하드마스크(218)가 임의의 종래 기술, 예를 들어, CVD, PECVD, PVD, ALD, 및 기타 유사한 공정에 의해 금속 게이트 라이너(216) 위에 형성된다. 하드마스크(218)는 하드마스크(118)에 대해 위에서 논의된 것과 유사한 방식 및 동일한 물질로 증착될 수 있다. 그런 후, 하드마스크(218)는 CMP 공정과 같은 평탄화 공정을 거칠 수 있다. 그런 후, 하드마스크(218)는 패턴화되고 RIE와 같은 에칭 공정을 거쳐 하드마스크(218)의 일 부분을 제거하여 금속 게이트 라이너(216)의 일 부분을 노출시킨다. 금속 게이트 라이너(216)의 노출된 부분이 게이트 유전체층(214)와 함께 선택적으로 제거되어 하드마스크(218)의 바닥면 아래 게이트 유전체층(214) 상에 금속 게이트 라이너(216)의 일 부분을 남긴다. 금속 게이트 라이너(116)를 제거하는 것은 RIE 공정과 같은 등방성 에칭 공정에서 유전체층(214)에 대해 선택적이 되는 에천트를 도포하는 것을 포함할 수 있다. 그런 후, 유전체층(214)이 RIE 공정과 같은 등방성 에칭 공정에서 유전체층(204), 인터커넥트들(206) 및 희생층(210)에 대해 선택적이 되는 에천트를 도포함으로써 제거된다.
[0052] 도 9는 제4 중간 단계의 구조(200)를 도시한다. Y 단면 위치의 점선은 X 단면 위치에 제시된 구조(200)에 도시된 구조(200)에 구성 요소들(214, 216, 220)을 연결하기 위한 지지대를 나타내는 것으로 이해되어야 한다. 이 단계 동안, 게이트 스페이서들(220)이 적어도 게이트 유전체층(214), 금속 게이트 라이너(216) 및 하드마스크(218)의 측벽들 상에 형성된다. 게이트 스페이서들(220)을 위한 적합한 물질은 예를 들어 Si3N4, SiBCN, SiNC, SiN, SiCO, SiO2, 및 SiNOC를 포함한다. 게이트 스페이서들(220)은 예를 들어 CVD, PECVD, PVD, ALD 등과 같은 임의의 종래 기술에 의해 형성될 수 있다. 다음으로, 희생층(210)이 선택적으로 제거되어 금속 라이너(208) 및 게이트 유전체층(214) 사이에 정의되는 에어 갭(222)을 남긴다. 희생층(210)은 예를 들어 희생 물질이 a-Si 화합물인 경우 고온 암모니아 또는 수산화테트라메틸암모늄(TMAH)에 의해 선택적으로 제거된다.
[0053] 도 10은 제5 중간 단계의 구조(200)를 도시한다. 이 단계 동안, 상변화 물질을 포함하는 상변화 층(224)이 종래의 기술(예를 들어, CVD)에 의해 유전체층(204), 인터커넥트들(206)의 노출된 표면들 상 및 게이트 스페이서들(220)의 측벽들 상에 형성된다. 상변화 층(224)이 또한 금속 라이너(208) 및 게이트 유전체층(214) 사이에 정의되는 에어 갭(222)에 형성된다. 상변화 층(224)은 상변화 층(110)에 대해 위에서 논의된 바와 동일한 상변화 물질로 될 수 있다. 그런 후, 상변화 층(224)은 CMP 공정과 같은 평탄화 공정을 거칠 수 있다.
[0054] 도 11은 제6 중간 단계의 구조(200)를 도시한다. 이 단계 동안, 상변화 층(224)이 먼저 예를 들어 RIE에 의해 리세스(recess)된다. 유전체 캡(226)이 상변화 층(224)의 노출된 표면 및 게이트 스페이서들(220)의 측벽들 상에 블랭킷 또는 비선택적 CVD에 의해 형성된다. 유전체 캡(226)을 위한 적합한 물질은 예를 들어 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산질화물(SiNO) 또는 비정질 실리콘 탄화물(SiCyNx:H)을 포함한다. 한 실시예에서, 유전체 캡(226)은 약 5nm 내지 약 50nm 범위의 두께를 가진다.
[0055] 도 12는 제7 중간 단계의 구조(200)를 도시한다. 이 단계 동안, 유기 평탄화 층(OPL, 228)이 예를 들어 스핀-온 코팅 공정을 사용하여 유전체 캡(226) 상에 증착된다. OPL(228)은 탄소, 수소, 산소 및 선택적으로 질소, 불소 및 실리콘을 포함하는 자체 평탄화 유기 물질일 수 있다. 한 실시예에서, 자체 평탄화 유기 물질은 충분히 낮은 점도를 가진 중합체일 수 있으며 이로써 도포된 중합체의 상면이 평면 수평 표면을 형성하도록 한다. 한 실시예에서, OPL(228)은 투명한 유기 중합체를 포함할 수 있다. 한 실시예에서, OPL은 표준 CxHy 중합체일 수 있다. OPL 물질의 비제한적인 예는 제일화학(주)에서 상업적으로 입수 가능한 CHM701B, JSR Corporation에서 상업적으로 입수 가능한 HM8006 및 HM8014, 및 ShinEtsu Chemical, Co., Ltd.에서 상업적으로 입수 가능한 ODL-102 또는 ODL-401을 포함하지만 이에 제한되지는 않는다.
[0056] 그런 후, OPL(228)은 패턴화되고 표준 리소그래피를 거쳐 OPL(228), 유전체 캡(226), 상변화 층(224) 및 금속 라이너(208)의 일 부분을 제거하여 유전체층(204) 및 인터커넥트들(206)의 일 부분을 노출시키고 이로써 OPL(228) 및 유전체 캡(226)아래 상변화 층(224)이 두 개의 인터커넥트(206) 사이에 브리지를 형성한다.
[0057] 도 13은 제8 중간 단계의 구조(200)를 도시한다. 이 단계 동안, OPL(228)은 표준 O2 또는 N2/H2 기반 OPL 애싱에 의해 제거된다(도시되지 않음). 유전체 필(230)이 유전체층(204) 및 인터커넥트들(206) 상에 및 유전체 캡(226) 위에 형성된다. 유전체 필은 유전체 필(120)과 유사한 방식 및 동일한 물질로 증착될 수 있다. 그런 후, 유전체 필(220)은 CMP 공정과 같은 평탄화 공정을 거칠 수 있다. 다음으로, 금속 게이트 컨택들(232)을 포함하는 금속 컨택들이 형성된다. 예를 들면, 금속 게이트 컨택들(232)은 게이트에 대한 전기적 연결이다. 금속 컨택들(232)은 먼저 본 기술 분야에서 알려진 방법에 의해 전도성 비아(via)들 또는 트렌치(trench)들을 형성함으로써, 예를 들어, RIE에 의해 하드마스크(218)를 통과해 선택적으로 에칭함으로써 형성되며, 이로써 비아가 각각의 컴포넌트와 연통하게 되고, 예를 들어, 금속 컨택들(232)에 대한 전도성 비아들 또는 트렌치들이 각각의 금속 게이트 라이너(216)와 연통하게 된다. 그런 후, 전도성 물질이 비아 내에 증착된다. 금속 게이트 컨택들(232)을 위한 전도성 물질은 금속 게이트 컨택들(122)에 대해 위에서 논의된 것들 중 임의의 것일 수 있다. 증착 단계는 어닐링 단계가 뒤따르거나 동반될 수 있다.
[0058] 저-저항률 금속성 인터커넥트 구조(예를 들어, 구리 BEOL 인터커넥트 구조)를 제조하기 위한 본원에 논의된 방법은 다양한 아날로그 및 디지털 회로 또는 혼합 신호 회로가 있는 다른 유형의 반도체 구조 및 집적 회로를 제조하기 위한 반도체 처리 흐름에 통합될 수 있다. 특히, 집적 회로 다이는 전계 효과 트랜지스터, 바이폴라 트랜지스터, 금속 산화물 반도체 트랜지스터, 다이오드, 커패시터, 인덕터 등과 같은 다양한 디바이스로 제조될 수 있다. 본 발명에 따른 집적 회로는 애플리케이션, 하드웨어 및/또는 전자 시스템에 사용될 수 있다. 본 발명을 구현하기 위한 적절한 하드웨어 및 시스템들은 개인용 컴퓨터, 통신 네트워크, 전자 상거래 시스템, 휴대용 통신 디바이스(예를 들어, 휴대폰), 솔리드 스테이트 매체 스토리지 디바이스, 기능 회로 등을 포함할 수 있지만 이에 한정되지는 않는다. 이러한 집적 회로를 통합하는 시스템 및 하드웨어는 본원에 기술된 실시예들의 일부로 간주된다. 본원에 제공된 본 발명의 가르침을 고려해 볼 때, 본 기술 분야에서 통상의 지식을 가진 자는 본 발명의 다른 구현 및 응용을 고려할 수 있을 것이다.
[0059] 예시적인 실시예들이 첨부 도면들을 참조하여 본원에 기술되었지만, 본 발명은 그러한 정확한 실시예들로 제한되지 않으며, 첨부된 청구범위의 범위를 벗어나지 않고 본 기술 분야에서 통상의 지식을 가진 자에 의해 다양한 다른 변경 및 수정이 이루어질 수 있음을 이해해야 한다.

Claims (17)

  1. 상변화 물질 스위치로서,
    금속 라이너 상에 배치된 상변화 층;
    상기 상변화 층 상에 배치된 게이트 유전체층; 및
    상기 게이트 유전체층 상에 배치된 금속 게이트 라이너를 포함하는, 상변화 물질 스위치.
  2. 제1항에 있어서,
    상기 상변화 층은 상변화 물질을 포함하는 것을 특징으로 하는, 상변화 물질 스위치.
  3. 제2항에 있어서,
    상기 상변화 물질은 셀레늄 및 텔루륨 중 하나를 포함하는 것을 특징으로 하는, 상변화 물질 스위치.
  4. 제2항에 있어서,
    상기 상변화 물질은 Ge2Sb2Te5(GST)인 것을 특징으로 하는, 상변화 물질 스위치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 금속 게이트 라이너 상에 배치된 하드마스크;
    상기 하드마스크 내에 배치도고 상기 금속 게이트 라이너를 노출하도록 구성된 하나 이상의 트렌치; 및
    상기 하나 이상의 트렌치 내에 배치된 전도성 물질을 더 포함하는, 상변화 물질 스위치.
  6. 제5항에 있어서,
    상기 하드마스크, 상기 금속 게이트 라이너 및 상기 게이트 유전체 층 상에 배치된 측벽 스페이서를 더 포함하는, 상변화 물질 스위치.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 금속 게이트 라이너 및 상기 게이트 유전체 층은 상기 상변화 층에 직교하도록 구성되는 것을 특징으로 하는, 상변화 물질 스위치.
  8. 제7항에 있어서,
    4단자 상변화 물질 스위치의 형태인 것을 특징으로 하는, 상변화 물질 스위치.
  9. 상변화 물질 브리지 디바이스로서,
    제1항 내지 제8항 중 어느 한 항의 상변화 물질 스위치;
    금속내 유전체층 및 상기 금속내 유전체층 내에 적어도 2개의 금속 컨택 비아를 포함하는 전극; 및
    상기 금속내 유전체층과 상기 적어도 2개의 금속 컨택 비아의 일 부분 상에 배치된 금속 라이너;를 포함하되,
    상기 게이트 유전체층은 상기 금속 라이너 및 상기 상변화 층 및 상기 금속내 유전체층과 상기 적어도 2개의 금속 컨택 비아의 일 부분 상에 더 배치되고, 상기 금속 라이너 및 상기 상변화 층은 상기 적어도 2개의 금속 컨택 비아 사이에 수평 브리지를 포함하는 것을 특징으로 하는, 상변화 물질 브리지 디바이스.
  10. 반도체 구조로서,
    제1항 내지 제8항 중 어느 한 항의 상변화 물질 스위치;
    반도체 기판;
    상기 반도체 기판 상에 배치된 전극―상기 전극은 금속내 유전체층 및 상기 금속내 유전체층 내에 적어도 2개의 금속 컨택 비아를 포함함―; 및
    상기 금속내 유전체층과 상기 적어도 2개의 금속 컨택 비아의 일 부분 상에 배치된 금속 라이너―상기 금속 라이너 및 상기 상변화 층은 상기 적어도 2개의 금속 컨택 비아 사이에 수평 브리지를 포함함―;를 포함하는 반도체 구조.
  11. 방법으로서,
    금속내 유전체층 및 상기 금속내 유전체층 내에 적어도 2개의 금속 컨택 비아를 포함하는 전극 상에 금속 라이너를 형성하는 단계;
    상기 금속 라이너 상에 상변화 층을 형성하는 단계;
    상기 상변화 층 상에 제1 하드마스크를 형성하는 단계;
    상기 금속내 유전체층 및 상기 적어도 2개의 금속 컨택 비아의 각각의 일 부분을 노출하기 위해 상기 금속 라이너, 상기 상변화 층 및 상기 제1 하드마스크의 일 부분을 선택적으로 제거하는 단계―상기 금속 라이너, 상기 상변화 층 및 상기 제1 하드마스크의 남은 부분이 상기 적어도 2개의 금속 컨택 비아 사이에 수평 브리지를 형성함―;
    상기 금속 라이너, 상기 상변화 층 및 상기 제1 하드마스크의 외부 표면들, 및 상기 금속내 유전체층 및 상기 적어도 2개의 금속 컨택 비아 각각의 노출된 부분들 상에 게이트 유전체층을 형성하는 단계; 및
    상기 게이트 유전체층 상에 금속 게이트 라이너를 형성하는 단계;를 포함하는, 방법.
  12. 제11항에 있어서,
    상기 금속 게이트 라이너 상에 제2 하드마스크를 형성하는 단계;
    상기 금속 게이트 라이너의 일 부분을 노출하도록 상기 제2 하드마스크를 에칭하는 단계; 및
    상기 게이트 유전체층을 노출하도록 상기 금속 게이트 라이너의 상기 노출된 부분을 제거하는 단계;를 더 포함하는, 방법.
  13. 제12항에 있어서,
    상기 금속 게이트 라이너를 노출하도록 상기 제2 하드마스크 내에 하나 이상의 트렌치를 형성시킴으로써 하나 이상의 금속 게이트 컨택을 형성하는 단계; 및
    상기 하나 이상의 트렌치 내에 전도성 물질을 증착하는 단계를 더 포함하는, 방법.
  14. 제11 내지 제13항 중 어느 한 항에 있어서,
    상기 상변화 층은 Ge2Sb2Te5(GST)를 포함하는 것을 특징으로 하는, 방법.
  15. 방법으로서,
    금속내 유전체층 및 상기 금속내 유전체층 내에 적어도 2개의 금속 컨택 비아를 포함하는 전극 상에 금속 라이너를 형성하는 단계;
    상기 금속 라이너 상에 희생층을 형성하는 단계;
    상기 희생층 상에 제1 하드마스크를 형성하는 단계;
    상기 금속내 유전체층 및 상기 각각의 적어도 2개의 금속 컨택 비아의 일 부분을 노출하기 위해 상기 금속 라이너, 상기 희생층 및 상기 제1 하드마스크의 일 부분을 선택적으로 제거하는 단계―상기 금속 라이너, 상기 희생층 및 상기 제1 하드마스크의 남은 부분이 상기 적어도 2개의 금속 컨택 비아 사이에 수평 브리지를 형성함―;
    상기 제1 하드마스크를 제거하는 단계;
    상기 금속 라이너 상에 및 상기 금속내 유전체층 및 상기 각각의 적어도 2개의 금속 컨택 비아의 노출된 부분들 상에 게이트 유전체층을 형성하는 단계;
    상기 게이트 유전체층 상에 금속 게이트 라이너를 형성하는 단계;
    상기 금속 게이트 라이너 상에 제2 하드마스크를 형성하는 단계;
    상기 금속 게이트 라이너의 일 부분을 노출하도록 상기 제2 하드마스크를 에칭하는 단계;
    상기 게이트 유전체층을 노출하도록 상기 금속 게이트 라이너의 상기 노출된 부분을 제거하는 단계;
    상기 희생층, 및 상기 금속내 유전체층과 상기 각각의 적어도 2개의 금속 컨택 비아의 일 부분을 노출하도록 상기 게이트 유전체층의 상기 노출된 부분을 제거하는 단계;
    상기 금속 라이너를 노출하고 상기 금속 라이너의 상면과 상기 게이트 유전체층의 바닥면 사이에 정의된 에어갭을 형성하도록 상기 희생층을 제거하는 단계; 및
    상기 에어갭 내에 그리고 상기 금속 라이너, 상기 금속내 유전체층 및 상기 각각의 적어도 2개의 금속 컨택 비아의 노출된 부분 상에 상변화 층을 증착하는 단계를 포함하는, 방법.
  16. 제15항에 있어서,
    상기 희생층을 제거하는 단계 전에 상기 제2 하드마스크, 및 상기 제2 하드마스크 아래 상기 금속 게이트 라이너 및 상기 게이트 유전체층의 측벽들 상에 측벽 스페이서들을 형성하는 단계를 더 포함하는, 방법.
  17. 제16항에 있어서,
    상기 금속 라이너, 상기 금속내 유전체층 및 상기 각각의 적어도 2개의 금속 컨택 비아의 노출된 부분 상의 상기 상변화 층을 리세싱(recessing)하는 단계;
    상기 리세스된 상변화 층 상에 유전체 캡을 형성하는 단계;
    상기 유전체 캡 층을 리세싱하는 단계;
    상기 리세스된 유전체 캡 층 상에 유기 평탄화 층을 형성하는 단계;
    상기 금속내 유전체층 및 상기 각각의 적어도 2개의 금속 컨택 비아의 일 부분을 노출하도록 상기 유기 평탄화 층을 패터닝(patterning)하는 단계;
    상기 금속 게이트 라이너를 노출하도록 상기 제2 하드마스크 내에 하나 이상의 트렌치를 형성시킴으로써 하나 이상의 금속 게이트 컨택을 형성하는 단계; 및
    상기 하나 이상의 트렌치 내에 전도성 물질을 증착하는 단계를 더 포함하는, 방법.
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Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7494849B2 (en) 2005-11-03 2009-02-24 Cswitch Inc. Methods for fabricating multi-terminal phase change devices
US7636251B2 (en) * 2006-04-21 2009-12-22 Samsung Electronics Co., Ltd. Methods of operating a non-volatile memory device
US7579616B2 (en) 2007-04-10 2009-08-25 International Business Machines Corporation Four-terminal programmable via-containing structure and method of fabricating same
US8174877B2 (en) * 2007-06-28 2012-05-08 Nxp B.V. Electric device comprising phase change material and heating element
KR20100011651A (ko) 2008-07-25 2010-02-03 삼성전자주식회사 상변화 메모리 소자와 그 제조 및 동작 방법
US9257647B2 (en) 2013-03-14 2016-02-09 Northrop Grumman Systems Corporation Phase change material switch and method of making the same
US9419213B2 (en) 2014-06-06 2016-08-16 The Regents Of The University Of Michigan Directly heated RF phase change switch
US9362492B2 (en) 2014-08-25 2016-06-07 Qualcomm Switch Corp. Integrated phase change switch
US9472281B1 (en) * 2015-06-30 2016-10-18 HGST Netherlands B.V. Non-volatile memory with adjustable cell bit shape
US10700270B2 (en) 2016-06-21 2020-06-30 Northrop Grumman Systems Corporation PCM switch and method of making the same
US9698803B1 (en) 2016-10-03 2017-07-04 Frank R. Dropps Analog system and associated methods thereof
FR3058855A1 (fr) 2016-11-16 2018-05-18 Commissariat A L'energie Atomique Et Aux Energies Alternatives Commutateur a materiau a changement de phase
US10566528B1 (en) * 2018-08-14 2020-02-18 Newport Fab, Llc Heating element designs for phase-change material (PCM) radio frequency (RF) switches
CN109888096B (zh) 2019-04-10 2024-04-05 北京时代全芯存储技术股份有限公司 存储单元及其制造方法、以及存储装置
US11004511B2 (en) * 2019-08-01 2021-05-11 International Business Machines Corporation Memory device having separate programming and resistance readout control

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