CN112447237A - 半导体器件及操作半导体器件的方法 - Google Patents

半导体器件及操作半导体器件的方法 Download PDF

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Abstract

提供了半导体器件及操作半导体器件的方法。所述半导体器件包括源极层、多个沟道结构、多个栅电极和公共源极线。所述多个栅电极中的至少一个栅电极提供GIDL线。在擦除操作期间，施加到所述公共源极线的擦除电压达到目标电压，并且在所述擦除电压达到所述目标电压之后，将阶跃增量电压增加到所述擦除电压，使得所述擦除电压的电压电平高于所述目标电压的电压电平。在所需时间段内已经增加了所述阶跃增量电压之后，在所述擦除操作的剩余操作中，所述擦除电压的电压电平减小到所述目标电压的电压电平。

Description

半导体器件及操作半导体器件的方法
相关申请的交叉引用
该专利申请要求于2019年9月3日在韩国知识产权局提交的韩国专利申请No.10-2019-0108759的优先权的权益，其公开内容通过引用整体并入本文。
技术领域
各种示例实施例涉及半导体器件、包括半导体器件的系统和/或操作半导体器件的方法。
背景技术
随着对小尺寸且高容量的存储器件的需求的增加，已经对具有垂直堆叠的存储单元的存储器件进行了积极研究。近来，在存储器件的制造工艺中已经省略了选择性外延生长(SEG)工艺，以提高存储器件的集成密度并降低存储器件的制造成本。因此，已经研究了各种方法来增加栅极感应漏极泄漏(GIDL)擦除的效率。
发明内容
各种示例实施例提供了一种半导体器件，所述半导体器件能够增加栅极感应漏极泄漏(GIDL)电流的产生效率，而不会引起GIDL线与垂直沟道层之间的绝缘材料的劣化。
根据至少一个示例实施例，一种半导体器件可以包括：位于衬底上的源极层；位于所述衬底上多个沟道结构，所述多个沟道结构均包括垂直绝缘层和垂直沟道层，所述多个沟道结构在与所述衬底的上表面垂直的第一方向上延伸；位于所述源极层上并且在所述多个沟道结构中的每个沟道结构的侧壁上沿所述第一方向彼此间隔开的多个栅电极，所述多个栅电极中的至少一个栅电极被配置为提供栅极感应漏极泄漏(GIDL)线；穿透所述多个栅电极的公共源极线，所述公共源极线沿所述第一方向延伸并且电连接到所述源极层；以及存储控制器，所述存储控制器被配置为：在擦除操作期间，向所述公共源极线施加擦除电压，直到所述擦除电压达到目标电压，在所述擦除电压达到所述目标电压之后的所需阶跃式升压时段内，使所述擦除电压增大到电压电平高于所述目标电压的电压电平的所需阶跃式升压电压，并且在经过了所述所需阶跃式升压时段之后，使所述擦除电压减小到所述目标电压。
根据至少一个示例实施例，一种半导体器件可以包括：多条位线；被配置为在擦除操作期间接收擦除电压的公共源极线；连接在所述多条位线中的一条位线与所述公共源极线之间的至少一个存储单元串，所述至少一个存储单元串包括多个存储单元；连接到所述一条位线的至少一条串选择线；电连接到所述公共源极线的栅极感应漏极泄漏(GIDL)线，所述GIDL线被配置为接收GIDL电压，在所述擦除操作期间，所接收到的GIDL电压在与施加到所述公共源极线的所述擦除电压保持恒定的电势差的同时增大，直到所述擦除电压达到目标电压；位于所述GIDL上的接地选择线；位于所述串选择线与所述接地选择线之间的多条字线。在所述擦除操作期间，在施加到所述公共源极线的所述擦除电压达到所述目标电压之后，发生施加高于所述目标电压的电压的过冲。
根据至少一个示例实施例，一种半导体器件可以包括：衬底；源极层，所述源极层位于所述衬底的上表面上；多个栅电极层，所述多个栅电极层包括被配置为提供栅极感应漏极泄漏(GIDL)线的最下面的栅电极层；多个绝缘层，所述多个绝缘层和所述多个栅电极层交替堆叠在所述源极层上；多个沟道结构，所述多个沟道结构中的每个沟道结构具有垂直绝缘层和垂直沟道层，所述多个沟道结构在与所述衬底的所述上表面垂直的第一方向上延伸；公共源极延伸区，所述公共源极延伸区包括所述源极层的沿所述垂直沟道层延伸的部分，所述公共源极延伸区形成为与所述GIDL线的至少一部分交叠；以及存储控制器，所述存储控制器被配置为在擦除操作期间向所述源极层提供具有高电压电平的电压，所述高电压电平大于所述擦除操作的擦除电压的电压电平。
根据至少一个示例实施例，一种操作包括至少一个存储单元串的半导体器件的方法，所述至少一个存储单元串包括多个存储单元，所述方法可以包括：在所述半导体器件的擦除操作期间使擦除电压增大到目标电压，所述擦除电压被施加到公共源极线；在所述擦除电压达到所述目标电压之后，在所需时段内将阶跃增量电压增加到所述擦除电压，使得所述擦除电压的电压电平高于所述目标电压的电压电平；以及在将所述阶跃增量电压增加到所述擦除电压之后，使所述擦除电压减小到所述目标电压。
附图说明
通过以下结合附图的详细描述，将更加清楚地理解本发明构思的各种示例实施例的上述和其他方面、特征和优点，在附图中：
图1是根据至少一个示例实施例的存储器件的框图；
图2示出了根据至少一个示例实施例的存储器件中包括的存储单元阵列；
图3是示出了根据至少一个示例实施例的三维半导体器件的存储单元阵列的示意性俯视图；
图4是根据至少一个示例实施例的沿着图3中所示的三维半导体器件的线I-I'截取的截面图；
图5A和图5B是根据至少一个示例实施例的图4中的区域“A”的放大截面图；
图6是根据至少一个示例实施例的图4中的区域“B”的放大截面图；
图7至图9是示出了根据至少一个示例实施例的擦除电压和GIDL电流的波形的曲线图；
图10和图11是示出了根据至少一个示例实施例的擦除电压和GIDL电流的波形的曲线图；
图12是根据至少一个示例实施例的图11中的区域“D”的放大图；
图13示出了根据至少一个示例实施例的半导体器件；
图14和图15是示出了根据至少一个示例实施例的擦除电压和沟道电势的波形的曲线图；以及
图16是根据至少一个示例实施例的包括存储器件的电子设备的框图。
具体实施方式
在下文中，将参照附图描述各种示例实施例。然而，示例实施例可以以许多不同的形式来体现，并且不应被解释为限于本文所阐述的实施例；确切地说，提供这些示例实施例是为了使本公开将是透彻和完整的，并将向本领域普通技术人员充分传达发明构思的示例实施例的范围。在附图中，为了清楚起见，放大了层和区域的厚度。在附图中相同的附图字符和/或数字表示相同的元件，因此，可以省略它们的描述。
将理解的是，当元件被称为“连接”或“耦接”到另一个元件时，所述元件可以直接连接或耦接到该另一个元件，或者可以存在中间元件。相比之下，当元件被称为“直接连接”或“直接耦接”到另一个元件时，则不存在中间元件。用于描述元件或层之间的关系的其他词语应当以相同的方式来解释(例如，“在……之间”与“直接在……之间”、“相邻”与“直接相邻”、“在……上”与“直接在……上”)。如本文所使用的，术语“和/或”包括一个或更多个相关所列项的任何和所有组合。
将理解的是，尽管术语“第一”、“第二”等在本文中可以用于描述各种元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应受这些术语的限制。这些术语仅用于将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开。因此，在不脱离示例实施例的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可以被称为第二元件、组件、区域、层或部分。
为了便于描述，可以在本文中使用诸如“在……下面”、“在……下方”、“下方”、“在……上方”、“上方”等的空间相对术语，来描述如附图中所示的一个元件或特征与其他元件或特征的关系。将理解的是，除了附图中描绘的方位之外，空间相对术语还旨在包括器件在使用或操作中的不同方位。例如，如果附图中的器件被翻转，那么被描述为在其他元件或特征“下方”或“下面”的元件将被定向为在其他元件或特征“上方”。因此，术语“在……下方”可以包括“在……上方”和“在……下方”两个方位。器件可以以其他方位定向(旋转90度或在其他方位)，并据此解释本文中使用的空间相对描述语。
本文中参照截面图描述了示例实施例，所述截面图是示例实施例的理想化实施例(和中间结构)的示意图。这样，例如由于制造技术和/或公差导致的图示的形状的变化是可以预期的。因此，示例实施例不应被解释为限于本文中所示的区域的特定形状，而应包括例如由制造引起的形状偏差。例如，被例示为矩形的注入区域的边缘可以具有圆形或弯曲的特征和/或注入浓度的梯度，而不是从注入区域到非注入区域的二元变化。同样地，由注入形成的掩埋区域可能导致在掩埋区域与发生注入的表面之间的区域中的一些注入。因此，在附图中例示的区域实际上是示意性的，并且它们的形状不旨在示出器件的区域的实际形状，也不旨在限制示例实施例的范围。
尽管可能未示出一些截面图的相应俯视图和/或透视图，但是本文中所示的器件结构的截面图为沿着如俯视图中所示的两个不同的方向和/或如透视图中所示的三个不同的方向延伸的多个器件结构提供支持。两个不同的方向可以彼此正交或者可以彼此不正交。三个不同的方向可以包括可以与两个不同的方向正交的第三方向。多个器件结构可以集成在同一电子设备中。例如，当以截面图示出器件结构(例如，存储单元结构或晶体管结构)时，电子设备可以包括多个器件结构(例如，存储单元结构或晶体管结构)，如电子设备的俯视图所示。多个器件结构可以以阵列和/或二维图案布置。
图1是根据至少一个示例实施例的存储器件的框图。
参照图1，根据至少一个示例实施例的存储器件10可以包括存储单元阵列20和/或存储控制器30等，但是示例实施例不限于此，例如，存储器件10可以包括更多数目或更少数目的组成组件。存储单元阵列20可以包括多个存储单元，并且多个存储单元中的至少一部分存储单元可以彼此连接，以提供至少一个存储单元串。存储单元阵列20可以包括多个存储单元串，并且多个存储单元串可以被划分为多个块(例如，存储块)。存储控制器30可以包括控制逻辑31、地址译码器电路32、页面缓冲器电路33、输入/输出电路34和/或电压发生器35等，但是示例实施例不限于此。
在至少一个示例实施例中，地址译码器电路32可以通过字线WL、串选择线SSL、接地选择线GSL等连接到存储单元MC，并且页面缓冲器电路33可以通过位线BL连接到存储单元MC。在至少一个示例实施例中，地址译码器电路32可以选择存储单元MC，以执行诸如写入数据、读取数据和/或擦除数据等的存储操作，并且可以从控制逻辑31接收用于选择存储单元MC的地址信息。电压发生器35被配置为产生多个控制电压，地址译码器电路32被配置为响应于接收到的地址信息将多个控制电压连接到字线。
页面缓冲器电路33可以对存储单元阵列20的存储单元MC执行页面操作，诸如将数据写入存储单元MC、从存储单元MC读取数据和/或从存储单元MC擦除数据等，并且可以以页面为单位执行页面操作(例如，写入数据、读取数据、擦除数据等)。页面缓冲器电路33可以包括多个页面缓冲器，并且多个页面缓冲器中的每个页面缓冲器可以连接到至少一条位线BL。要由页面缓冲器电路33写入到存储单元阵列20中的数据和/或要由页面缓冲器电路33从存储单元阵列20中读取的数据等可以通过输入/输出电路34输入/输出。地址译码器电路32、页面缓冲器电路33、输入/输出电路34和电压发生器35的操作可以由控制逻辑31控制。
存储控制器30可以包括：包括逻辑电路的硬件；硬件/软件组合，诸如至少一个执行软件的处理器；或它们的组合。例如，存储控制器更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。
根据至少一个示例实施例，存储单元阵列20的擦除操作可以使用栅极感应漏极泄漏(gate induced drain leakage，GIDL)方案来执行，但是示例实施例不限于此。擦除电压可以由存储控制器30(例如，由电压发生器35)产生，并且被施加到使用GIDL方案执行擦除操作的存储器件10中的公共源极线。当擦除电压被施加到公共源极线时，可以在擦除电压达到目标电压之后的短时间内施加高于目标电压的电压以有意地发生过冲(overshoot)。因此，由于GIDL电流增加，所以GIDL电流的产生效率可以增加和/或提高。
图2示出了根据至少一个示例实施例的存储器件中包括的存储单元阵列，并且图3是示出了根据至少一个示例实施例的三维半导体器件的存储单元阵列的示意性俯视图。
参照图2，存储单元阵列包括公共源极线CSL、多条位线BL、多条串选择线SSL、位于公共源极线CSL与位线BL之间的多个存储单元串CSTR、多条GIDL线GIDL和/或多条接地选择线GSL等，但不限于此。
存储单元阵列可以包括多个存储单元MC等。每个存储单元MC可以连接到多条字线WL和多条位线BL以进行操作。例如，每个存储单元MC可以连接到一条字线WL和一条位线BL。多个存储单元MC可以彼此串联连接，以提供一个存储单元串CSTR，但是不限于此。
位线BL可以以二维方式布置，并且多个存储单元串CSTR可以并联连接到一条位线BL。公共源极线CSL可以是形成在衬底中的杂质区。多个存储单元串CSTR可以共同连接到公共源极线CSL。多个存储单元串CSTR可以位于多条位线BL与公共源极线CSL之间。
根据一些示例实施例，公共源极线CSL可以包括可以以二维方式布置的多条公共源极线。电等效电压可以被施加到所有公共源极线CSL，或者每条公共源极线CSL可以被单独地或成组地电控制。
每个存储单元串CSTR可以包括GIDL晶体管GDT、接地选择晶体管GST、串选择晶体管SST和/或多个存储单元晶体管MCT1至MCTn等，但是不限于此。多个存储单元晶体管MCT1至MCTn可以位于接地选择晶体管GST与串选择晶体管SST之间。串选择晶体管SST可以连接到存储单元串CSTR中的存储单元MC上方的一条位线BL。
GIDL晶体管GDT可以连接到存储单元MC下方的公共源极线CSL。公共源极线CSL可以公共地连接到GIDL晶体管GDT的源极。根据至少一个示例实施例，GIDL晶体管GDT可以连接到串选择晶体管SST上方的位线BL。
串选择晶体管SST、多个存储单元晶体管MCT1至MCTn、接地选择晶体管GST和GIDL晶体管GDT可以串联连接。
位于公共源极线CSL与位线BL之间的接地选择线GSL、多条字线WL1至WLn、以及多条串选择线SSL和多条GIDL线GIDL可以分别用作接地选择晶体管GST的栅电极、存储单元晶体管MCT1至MCTn的栅电极、串选择晶体管SST的栅电极和GIDL晶体管GDT的栅电极。另外，存储单元晶体管MCT1至MCTn中的每个存储单元晶体管都可以包括数据存储元件。
作为示例，GIDL线GIDL、接地选择线GSL、字线WL1至WL4和串选择线SSL可以顺序地形成在衬底上，并且模制绝缘层(mold insulating layer)可以位于每个栅电极层的下方和/或上方。每个栅电极层的面积可以随着与衬底的距离增加而减小。位线BL可以是与衬底间隔开地被包括在衬底上的导电图案(例如，金属线等)。
参照图2和图3，存储单元阵列可以通过字线分割区WLC隔离，但是不限于此。另外，栅电极层之中的串选择线SSL可以通过选择线分割区SLC隔离。在一些示例实施例中，字线分割区WLC可以被设置为其中间隙被一种或更多种绝缘材料填充的结构。例如，这种绝缘材料可以包括氧化硅、氮化硅和氮氧化硅等中的至少一种。
多个沟道结构CH中的每个沟道结构可以形成为穿透栅电极层和/或绝缘层等。沟道结构CH的数目和位置不限于图3中所示的那些，并且可以进行各种修改。
另外，存储单元串CSTR的数目、字线WL1至WLn的数目、位线BL的数目、接地选择线GSL的数目、串选择线SSL的数目和GIDL线GIDL的数目可以根据示例实施例而变化。
根据至少一个示例实施例的存储单元阵列可以包括使用GIDL方案执行存储单元阵列的擦除操作的GIDL晶体管GDT，但是不限于此。GIDL晶体管GDT可以位于接地选择线GSL与公共源极线CSL之间，并且也被称为“下GIDL晶体管”。在一些示例实施例中，还可以设置多个下GIDL晶体管(例如，两个或更多个GIDL晶体管等)。在一些示例实施例中，在串选择线SSL与位线BL之间还可以包括至少一个“上GIDL晶体管”，但是示例实施例不限于此。
在至少一个示例实施例中，下GIDL晶体管可以用作栅电极，所述栅电极用于产生用于擦除操作的至少一个空穴。例如，当擦除电压被施加到公共源极线CSL，并且GIDL电压被施加到GIDL线GIDL时，可以通过擦除电压与GIDL电压之间的电压电势差在与GIDL晶体管GDT相邻的沟道区中产生高电场，并且可以通过高电场在沟道区中产生空穴。在沟道区中产生的空穴可以被注入到存储单元串中，以执行多个存储单元的擦除操作。
根据至少一个示例实施例，当擦除电压被施加到公共源极线时，可以在擦除电压达到目标电压之后的短时间内施加高于目标电压的电压以有意地发生过冲。因此，可以增大由擦除电压与沟道区之间的电压电势差产生的横向电场(lateral field)。相应地，由于GIDL电流增加，所以GIDL电流的产生效率可以增加。
图4是根据至少一个示例实施例的沿着图3中所示的三维半导体器件的线I-I'截取的截面图。
参照图4，半导体器件100可以包括：多个衬底，例如衬底101、180和110等；多个沟道结构CH，所述多个沟道结构CH垂直于多个衬底101、180和110的上表面；多个堆叠结构LS，所述多个堆叠结构LS堆叠在多个衬底101、180和110上，以与沟道结构CH相邻，等等。然而，示例实施例不限于此，并且其他布置可以用于半导体器件100。堆叠结构LS可以包括多个绝缘层122和多个栅电极130等，多个绝缘层122和多个栅电极130交替地堆叠在多个衬底101、180和110上。
根据至少一个示例实施例的半导体器件100的多个衬底101、180和110可以包括第一层101、第二层180和第三层110，但是不限于此，并且可以包括更多或更少数目的层。第一层101、第二层180和第三层110均可以包括掺杂有第一导电类型的杂质(例如，p型杂质)的多晶硅，但是它们不限于此。例如，第一层101、第二层180和第三层110均可以掺杂有n型杂质等。为了清楚和简洁起见，假设第一层101可以是衬底，第二层180可以是源极层，并且第三层110可以是支撑多晶硅层，但是示例实施例不限于此。
多个栅电极层130可以提供GIDL线131和GIDL线137、接地选择线132、串选择线136以及多条字线135-1至135-n，但是不限于此。GIDL线131和GIDL线137、接地选择线132以及串选择线136可以分别与沟道结构CH一起提供GIDL晶体管GDT、接地选择晶体管GST和串选择晶体管SST。多条字线135-1至135-n可以位于接地选择线132与串选择线136之间，并且可以与沟道结构CH一起提供和/或形成多个存储单元。
多个栅电极层130可以由公共源极线CS和围绕公共源极线CS的侧表面的绝缘层OX隔离，但是不限于此。公共源极线CS可以由诸如金属、金属化合物和/或多晶硅等的导电材料形成。公共源极线CS可以通过绝缘层OX与多个栅电极层130电隔离。公共源极线CS的与衬底101接触的下部实际上可以暴露于衬底101。因此，公共源极线CS可以通过衬底101电连接到形成在衬底101上的源极层180和支撑多晶硅层110。公共源极线CS和绝缘层OX可以设置在字线分割区中，但是不限于此。
根据至少一个示例实施例，多个绝缘层122可以包括硅层、氧化硅层、碳化硅层、氮氧化硅层和/或氮化硅层等。多个栅电极130可以包括诸如多晶硅或钨(W)的金属和/或导电金属氮化物，但是不限于此。
堆叠结构LS可以包括沿垂直于衬底101的上表面的第三方向Z形成的沟道孔。沟道结构CH可以设置在沟道孔中。沟道结构CH可以包括穿透堆叠结构LS的垂直沟道层160、填充垂直沟道层160中的空间的掩埋绝缘层150、以及位于垂直沟道层160与多个栅电极130之间的垂直绝缘层171等。
沟道结构CH可以穿透(例如，穿过等)堆叠结构LS，以通过衬底101电连接到形成在衬底101上的源极层180和支撑多晶硅层110。多个沟道结构CH可以设置在堆叠结构LS中，并且多个沟道结构CH可以被布置在第一方向X和第二方向Y上，但是示例实施例不限于此。多个沟道结构可以以如图3中所示的之字形(zigzag)图案布置或者以其他图案布置。
根据至少一个示例实施例，垂直沟道层160可以具有不具有掩埋绝缘层150的柱形，例如圆柱形或棱柱形，但是示例实施例不限于此。另外，沟道结构CH可以具有在朝向衬底101的方向上变窄的、取决于(和/或基于)其纵横比的倾斜的侧表面。垂直沟道层160可以包括诸如多晶硅或单晶硅等的半导体材料，并且半导体材料可以是未掺杂的材料，但是不限于此。
垂直绝缘层171可以包括隧道绝缘层171c、电荷存储层171b和/或阻挡层171a等，但是不限于此。阻挡层171a的至少一部分可以形成为围绕多个栅电极130的形状，以被设置为阻挡层172，但是示例实施例不限于此。
根据至少一个示例实施例，隧道绝缘层171c可以介于电荷存储层171b与垂直沟道层160之间，并且阻挡层171a可以介于电荷存储层171b与栅电极130之间，但是示例实施例不限于此。例如，电荷存储层171b可以包括氮化硅层、氮氧化硅层、富硅氮化物层、纳米晶体硅层和堆叠俘获层等中的至少一种。隧道绝缘层171c可以包括能带隙大于电荷存储层171b的能带隙的材料。作为示例，隧道绝缘层171c可以是氧化硅层等。阻挡层171a可以包括能带隙大于电荷存储层171b的能带隙的材料。作为示例，阻挡层171a可以是氧化硅层、氮化硅层和/或氮氧化硅层等。
位线BL可以位于堆叠结构LS上，以跨越堆叠结构LS的上表面。位线BL可以通过第一接触通路193连接到焊盘PD，所述焊盘PD位于(和/或包括在)沟道结构CH的上端上。层间电介质191可以设置在位线BL与堆叠结构LS之间，并且第一接触通路193可以形成为穿透层间电介质191，但是示例实施例不限于此。层间电介质191可以包括：位于堆叠结构LS上以覆盖沟道结构CH的焊盘PD的第一绝缘层191a，以及位于第一绝缘层191a上以覆盖沟道结构CH的第二绝缘层191b和第三绝缘层191c，但是示例实施例不限于此。
公共源极线CS可以穿透(例如，穿过等)第一绝缘层191a，并且第二接触通路195可以形成在公共源极线CS的上端上，以穿透第二绝缘层191b，但是示例实施例不限于此。可以通过形成在第二绝缘层191b上的端子197向公共源极线CS施加擦除电压。
半导体器件100可以在擦除操作期间，将接地电压施加到字线，并将擦除电压(例如，对应于擦除操作的电压)施加到公共源极线CS。在这种情况下，字线电压可以通过插入在字线与垂直沟道层160之间的垂直绝缘层171耦合到垂直沟道层160。由于耦合效应，与字线电压相同的接地电压可以被施加到与字线相邻的垂直沟道层160。
根据至少一个示例实施例的半导体器件100可以通过在通过公共源极线CS施加的擦除电压达到目标电压之后的短时间内施加高于目标电压的电压，以使得有意地发生过冲(例如，电压过冲)。过冲的短时段可以相对于和/或相比于施加半导体器件的擦除操作的擦除电压和/或其他输入/输出操作(例如，读取操作、写入操作等)的电压的时段，例如，过冲的时段可以小于施加半导体器件的擦除操作的擦除电压或其他输入/输出操作的电压的时段。因此，可以增大由擦除电压与施加到垂直沟道层160的电压之间的电势差(例如，电压差)产生的横向电场。因此，从源极层180迁移到垂直沟道层160的空穴可以更快地迁移，并且从源极层180迁移到垂直沟道层160的空穴的绝对量可以增加。因此，可以增大GIDL电流以减小擦除电压。因此，由于可以减小垂直绝缘层171的电应力，所以可以增加半导体器件和/或产品的寿命。
图5A和图5B是根据至少一个示例实施例的图4中的区域“A”的放大截面图。
参照图5A，至少一个公共源极延伸区181(在该公共源极延伸区181中，源极层180沿垂直沟道层160延伸)可以形成在半导体器件中。例如，公共源极延伸区181可以形成为与GIDL线131的一部分交叠，但是不限于此。
为了便于描述和清楚起见，将假设GIDL电压(例如，VGIDL＝0V)被施加到GIDL线131，并且擦除电压(例如，Vers＝6V)被施加到源极层180，但是示例实施例不限于此。施加到源极层180的擦除电压Vers也可以被施加到公共源极延伸区181。因此，在GIDL线131与公共源极延伸区181之间可以出现电势差(例如，电压差)。
参照图5B，在公共源极延伸区181和GIDL线131彼此交叠的垂直绝缘层171中可以出现电势差。该电势差可以对应于在GIDL线131与公共源极延伸区181之间出现的电势差，但是不限于此。由于电势差发生在垂直绝缘层171中，所以在垂直沟道层160与公共源极延伸区181的接合表面中会发生带间隧穿效应。
垂直沟道层160的在公共源极延伸区181附近的部分的电子可以由于带间隧穿效应而迁移到公共源极延伸区181。在垂直沟道层160中的迁移到公共源极延伸区181的电子所在的位置中可以形成空穴。因此，可以在产生空穴的与GIDL线131交叠的垂直沟道层160中形成电隔离区。电隔离区可以积聚所产生的空穴或者释放所积聚的空穴。
图6是图4中的区域“B”的放大截面图，并且图7至图9是示出根据至少一个示例实施例的擦除电压和GIDL电流的波形的曲线图。
参照图6，擦除电压Vers可以在半导体器件的擦除操作期间施加到源极层180，但是示例实施例不限于此。例如，擦除电压Vers的目标电压(例如，所需电压)可以是15V，但是不限于此，并且可以被设置为用于对所需半导体器件执行擦除操作的任何适当的电压。在半导体器件的擦除操作期间，GIDL电压VGIDL可以被施加到GIDL线131。GIDL电压VGIDL可以在与擦除电压Vers保持恒定的和/或接近恒定的电势差的同时被施加，但是示例实施例不限于此，并且根据至少一个示例实施例，VGIDL与Vers之间的电势差可以在阶跃式升压时段(step-up period)期间变化。换句话说，GIDL电压VGIDL可以具有与擦除电压Vers相同的变化速率。在半导体器件的擦除操作期间，字线电压VWL可以被施加到字线135-1。例如，字线电压VWL可以是0V，但是示例实施例不限于此。
参照图6和图7，根据至少一个示例实施例，当擦除电压Vers阶跃式升压(例如，增大)直到擦除电压Vers达到目标电压时，GIDL电压VGIDL可以在与擦除电压Vers保持恒定(和/或接近恒定)的电势差的同时阶跃式升压。换句话说，GIDL电压VGIDL可以以与擦除电压Vers相同的速率增大。擦除电压Vers的第二单位阶跃电压的大小和脉冲宽度可以分别与GIDL电压VGIDL的第一单位阶跃电压的大小和脉冲宽度相同。例如，当擦除电压Vers从0V阶跃式升压至15V直到擦除电压Vers达到目标电压时，GIDL电压VGIDL可以从-11V阶跃式升压至4V，但是示例实施例不限于此。因此，GIDL电压VGIDL可以在半导体器件的擦除操作期间与擦除电压Vers保持恒定(和/或接近恒定)的电势差ΔV1。
参照图6和图8，半导体器件的整个擦除时间ters可以包括阶跃式升压时段和执行时段。擦除电压(例如，Vers＝0至15V等)可以在阶跃式升压时段(例如，施加阶跃式升高的电压的时间段)期间被施加到源极层180。如图8中所示，擦除电压Vers可以是阶跃电压。例如，阶跃电压的增量可以是0.5V，但是不限于此。半导体器件可以使擦除电压Vers阶跃式升压(和/或增大)，直到擦除电压Vers从0V达到目标电压(例如，15V)，但是示例实施例不限于此。
返回图6，在阶跃式升压时段期间，GIDL电压(例如，VGIDL＝-11V至4V)可以被施加到GIDL线131。例如，GIDL电压VGIDL的电势可以比擦除电压Vers低第一电压(例如11V等)。例如，当擦除电压Vers阶跃式升压(例如，增大)直到擦除电压达到目标电压时，GIDL电压VGIDL可以在与擦除电压Vers保持恒定(和/或接近恒定)的电势差(例如，11V)的同时阶跃式升压(例如，增大)。因此，在GIDL线131与源极层180之间可以出现第一电势差(例如，11V)，但是不限于此。
当在GIDL线131与源极层180之间出现第一电势差时，在垂直沟道层160和公共源极延伸区“a”的接合表面上可以发生带间隧穿效应，如参照图5B所描述的。
由于带间隧穿效应，公共源极延伸区“a”附近的垂直沟道层160中的电子可以迁移到公共源极延伸区“a”。可以在迁移到公共源极延伸区的电子所在的位置中产生空穴(+)。根据至少一个示例实施例，隔离区可以形成在垂直沟道层160的与GIDL线131交叠的部分中。空穴(+)可以在隔离区中积聚。随着GIDL线131与源极层180之间的第一电势差增加，积聚在隔离区中的空穴(+)的绝对量可以增加。
字线电压(例如，VWL＝0V)可以在阶跃式升压时段期间被施加到字线135-1。由于串选择晶体管处于关断状态，因此垂直沟道层160可以处于浮置状态。在这种情况下，字线电压VWL可以耦合到垂直沟道层160，垂直绝缘层171插入在字线135-1与垂直沟道层160之间。由于耦合效应，与字线电压VWL相同的电压可以被施加到与字线135-1相邻的垂直沟道层“b”。因此，在公共源极延伸区“a”与相邻于字线135-1的垂直沟道层“b”之间可以出现第二电势差(例如，0V至15V)，但是示例实施例不限于此。
当在公共源极延伸区“a”与相邻于字线135-1的垂直沟道层“b”之间出现第二电势差时，积聚在隔离区中的空穴(+)可以沿垂直沟道层160向字线135-1迁移。
作为示例，擦除电压Vers可以在阶跃式升压时段期间(例如，在电压增大时段期间)阶跃式升压(例如，增大、递增式增大和/或逐渐增大等)，直到擦除电压Vers从0V达到目标电压(例如，15V)。因此，在公共源极延伸区“a”与相邻于字线135-1的垂直沟道层“b”之间出现的第二电势差可以从初始电压(例如，0V)逐渐增大到目标电压(例如，15V)，但是不限于此。
公共源极延伸区“a”与相邻于字线135-1的垂直沟道层“b”之间的第二电势差越大，空穴可以越快地从隔离区向字线135-1迁移。
在执行时段期间，与字线135-1相邻的垂直沟道层“b”的空穴(+)可以向与字线135-1相邻的电荷存储层171b迁移。在执行时段开始时，在均与字线135-1相邻的垂直沟道层“b”与电荷存储层171b之间可以出现第三电势差。
图9是根据至少一个示例实施例的图8中的区域“C”的放大图。
参照图9，当擦除电压Vers在阶跃式升压时段期间增加(例如，从0V增加至0.5V)时，在公共源极延伸区“a”与相邻于字线135-1的垂直沟道层“b”之间可以出现第二电势差。由于第二电势差，积聚在隔离区中的空穴可以沿垂直沟道层160向字线135-1迁移。
随着出现第二电势差，垂直沟道层160的沟道电势PCH可以快速增加。然后，随着积聚在隔离区中的空穴(+)向字线135-1迁移，垂直沟道层160的沟道电势PCH可以缓慢地增加。因此，沟道电势PCH与擦除电压Vers之间的差距可以逐渐减小，并且由空穴的迁移产生的GIDL电流IGIDL可以瞬间增大，然后呈指数减小。
图10和图11是示出了根据至少一个示例实施例的擦除电压和GIDL电流的波形的曲线图，并且图12是根据至少一个示例实施例的图11中的区域“D”的放大图。
图10至图12的擦除电压Vers与图7至图9的擦除电压Vers不同。在阶跃式升压时段期间施加到源极层180的擦除电压Vers达到目标电压(例如，15V)之后，可以通过在短时间内施加高于目标电压的电压而有意地发生过冲。
在该说明书中，术语“过冲”可以指这样的现象：在擦除电压Vers达到目标电压(例如，15V)之后，额外有意地施加单位阶跃电压，使得擦除电压Vers比目标电压高，并且在额外地施加单位阶跃电压之后，擦除电压Vers有意地阶跃式降压到目标电压。
根据至少一个示例实施例，当在额外有意地施加单位阶跃电压之后擦除电压Vers阶跃式降压时，阶跃式降压后的擦除电压Vers可以比目标电压高。根据至少一个示例实施例，当在额外有意地施加单位阶跃电压之后擦除电压Vers阶跃式降压时，阶跃式降压后的擦除电压Vers可以比目标电压低。
参照图10，当擦除电压Vers在时间t1内阶跃式升压直到擦除电压Vers达到目标电压时，GIDL电压VGIDL可以在与擦除电压Vers保持恒定(和/或接近恒定)的电势差的同时阶跃式升压。擦除电压Vers的第二单位阶跃电压的大小和脉冲宽度可以分别与GIDL电压VGIDL的第一单位阶跃电压的大小和脉冲宽度相同。例如，当擦除电压Vers从0V阶跃式升压到15V，直到擦除电压Vers达到目标电压时，GIDL电压VGIDL可以从-11V阶跃式升压到4V，但是示例实施例不限于此。因此，在时间t1内，GIDL电压VGIDL可以与擦除电压Vers保持恒定(和/或接近恒定)的电势差ΔV1。
在擦除电压Vers达到目标电压(例如，15V)之后的时间t1到t2内，可以额外有意地施加单位阶跃电压OS，使得擦除电压Vers高于目标电压。在另外有意地施加单位阶跃电压OS之后，擦除电压Vers可以有意地阶跃式降压到目标电压。GIDL电压VGIDL可以不随擦除电压Vers阶跃式升压，而是可以保持在时间t1的电压。因此，在时间t1到t2内，GIDL电压VGIDL可以与擦除电压Vers保持恒定(和/或接近恒定)的电势差ΔV2。在时间t1到t2内保持的电势差ΔV2可以大于在时间t1内保持的电势差ΔV1。
在时间t2之后，阶跃式降压到目标电压的擦除电压Vers可以保持目标电压。由于GIDL电压VGIDL可以在时间t1之后保持恒定(和/或接近恒定)的电压，因此GIDL电压VGIDL可以在时间t2之后与擦除电压Vers保持恒定(和/或接近恒定)的电势差ΔV1。在擦除操作期间，所需的擦除电压Vers的上限和/或最大大小可以大于在时间t2之后保持的擦除电压Vers的大小。
根据至少一个示例实施例，由于在时间t1到t2期间保持的电势差增加，所以积聚在隔离区中的空穴(+)的绝对量可以增加。另外，由于垂直沟道层的电子向公共源极延伸区迁移的速度增加，所以空穴(+)可以更快地积聚在隔离区中。
参照图11，半导体器件的整个擦除时间ters可以包括阶跃式升压时段和执行时段。在阶跃式升压时段期间，擦除电压(例如，Vers＝0至15V)可以被施加到源极层。擦除电压Vers可以阶跃式升压，直到擦除电压Vers从初始电压(例如，0V)达到目标电压(例如，15V)。
即使在擦除电压Vers达到目标电压(例如，15V)之后，擦除电压Vers也可以额外地阶跃式升压N次(N是大于或等于1的整数)，以具有高于目标电压(例如，15V)的电压(例如，15V+N*h，h为阶跃增量(也称为单位阶跃电压的大小))，但是示例实施例不限于此。在擦除电压Vers额外地阶跃式升压N次之后，擦除电压Vers可以再次阶跃式降压到目标电压(例如，15V)。
根据至少一个示例实施例，半导体器件可以使擦除电压Vers阶跃式升压，直到擦除电压Vers从初始电压(例如，0V)达到目标电压(例如，15V)。积聚在隔离区中的空穴(+)的绝对量可以通过在擦除电压Vers达到目标电压之后发生过冲而增加。因此，即使当产生相同的GIDL电流时，擦除电压也可以减小，并且可以减小施加到绝缘材料的电应力。因此，可以增加半导体器件和/或产品的寿命。
另外，在擦除电压Vers达到目标电压之后发生的过冲可以增加垂直沟道层的电子向公共源极延伸区迁移的速度。因此，空穴(+)可以更快地积聚在隔离区中。因此，即使施加相同的擦除电压(例如，相同大小的擦除电压)，也可以减少擦除时间。
参照图11和图12，在擦除电压Vers达到目标电压(例如，15V)之后，可以额外地施加单位阶跃电压，使得擦除电压Vers高于目标电压。在额外地施加单位阶跃电压之后，擦除电压Vers可以再次阶跃式降压到目标电压。当擦除电压Vers中存在过冲OS(例如，过冲电压)时，与不存在过冲OS时相比，沟道电势PCH可以更快地增加。因此，沟道电势PCH可以迅速地跟随擦除电压Vers。
根据至少一个示例实施例，额外施加的单位阶跃电压OS的脉冲宽度w'可以与擦除电压Vers的单位阶跃电压的脉冲宽度w相同，但是示例实施例不限于此。根据至少一个示例实施例，额外施加的单位阶跃电压OS的大小h'可以与擦除电压Vers的单位阶跃电压的大小h相同，但是示例实施例不限于此。
根据至少一个示例实施例，额外施加的单位阶跃电压OS的脉冲宽度w'可以与擦除电压Vers的单位阶跃电压的脉冲宽度w不同。根据至少一个示例实施例，额外施加的单位阶跃电压OS的大小h'可以与擦除电压Vers的单位阶跃电压的大小h不同。
例如，额外施加的单位阶跃电压OS的脉冲宽度w'可以是总擦除时间ters的所需百分比(例如，10％或更小)，并且额外施加的单位阶跃电压OS的大小h'可以是目标擦除电压(例如，15V)的所需百分比(例如，10％或更小)，但是示例实施例不限于此。
根据至少一个示例实施例的半导体器件可以包括被配置为将擦除电压Vers施加于存储单元阵列的擦除电压发生器。根据至少一个示例实施例，擦除电压发生器可以被包括在存储控制器30中，但是不限于此。半导体器件还可以包括附加电路，例如，过冲电压发生器，用于实现和/或产生过冲以在短时间内将高于目标电压的电压应用于擦除电压Vers。根据至少一个示例实施例，过冲电压发生器可以包括在存储控制器30中，但是不限于此。作为示例，半导体器件还可以包括另外连接到擦除电压发生器以提供过冲电压的电容器，但是不限于此。随着电压在电容器中被充电和放电，擦除电压Vers可以进一步阶跃式升压N次，然后可以再次阶跃式降压到目标电压。然而，根据一些示例实施例，擦除电压发生器也可以产生并提供过冲电压。因此，包括在存储控制器30中的电压发生器35可以包括擦除电压发生器和用于实现和/或产生过冲的附加电路。
在根据至少一个示例实施例的半导体器件中，当擦除电压Vers被施加到存储单元阵列时，即使在擦除电压Vers达到目标电压之后，也可以在短时间内施加DC脉冲。因此，擦除电压Vers可以进一步阶跃式升压N次，然后可以再次阶跃式降压到目标电压。
图13示出了根据至少一个示例实施例的半导体器件。
参照图13，半导体器件可以包括垂直沟道层160、源极层180和/或GIDL线131等，但是不限于此。
垂直沟道层160可以包含未掺杂的半导体材料等。源极层180可以是第一导电类型的源极区。例如，第一导电类型可以是N型，但是不限于此。源极层180可以是公共源极延伸区，在该公共源极延伸区中，形成在衬底上的第一导电类型的源极区沿垂直沟道层160延伸，但是不限于此。GIDL线131可以提供至少一个GIDL晶体管。
在半导体器件的擦除操作期间，可以由电压发生器35或者单独的GIDL电压发生器(未示出)产生GIDL电压(例如，VGIDL＝-11V至4V)，并且GIDL电压可以被施加到GIDL线131，并且擦除电压(例如，Vers＝0V至15V)可以被施加到源极层180。半导体器件的擦除操作可以包括阶跃式升压时段和执行时段。擦除电压(例如，Vers＝0V至15V)可以在阶跃式升压时段期间被施加到源极层180。
当擦除电压Vers在阶跃式升压时段期间被施加到源极层180时，可以存在过冲操作，以在所需过冲时段(例如，过冲时间和/或短时间等)内施加高于目标电压(例如，15V)的电压。因此，擦除电压Vers可以在过冲时段期间增大为高于目标电压(例如，15V)。因此，可以增大由施加到源极层180的擦除电压Vers与施加到垂直沟道层160的电压(例如，0V)之间的电势差产生的横向电场。
根据至少一个示例实施例，空穴(+)可以通过在GIDL线131与源极层180之间出现的第一电势差积聚在垂直沟道层160的隔离区中。当源极层180与垂直沟道层160之间的横向电场增强时，积聚在隔离区中的空穴(+)的绝对量可以增加。另外，当源极层180与垂直沟道层160之间的横向电场增强时，空穴(+)可以更快地积聚在隔离区中。
GIDL线131与垂直沟道层160之间的垂直电场增强以引起GIDL电流的产生。然而，为了增强常规半导体器件中的垂直电场，增大了施加到GIDL线131的电压，这导致GIDL线131与垂直沟道层160之间的绝缘材料劣化和/或变差。
然而，根据一个或更多个示例实施例的半导体器件可以引入如下的过冲时段：在短时间内向施加到源极层180的擦除电压Vers应用高于目标电压的电压，然后擦除电压Vers再次阶跃式降压到目标电压。因此，可以在不使GIDL线131与垂直沟道层160之间的绝缘材料劣化的情况下提高GIDL电流的产生效率。
由于当GIDL电流增大时，擦除电压可以减小，因此施加到绝缘材料上的电应力可以减小。因此，可以增加半导体器件和/或产品的寿命。另外，即使施加相同大小的擦除电压，擦除时间(例如，执行擦除操作的时间)也可以减少。
图14和图15是示出根据至少一个示例实施例的擦除电压和沟道电势的波形的曲线图。图14示出了至少一个示例实施例，其中擦除电压Vers阶跃式升压直到擦除电压Vers从初始电压(例如，0V)达到目标电压(例如，Vtarget＝15V)。图15示出了擦除电压Vers在不存在阶跃式升压的情况下达到目标电压(例如，Vtarget＝15V)的至少一个示例实施例。
参照图14，在半导体器件的擦除操作期间，可以在擦除电压Vers达到目标电压(例如，15V)之后施加具有单位阶跃脉冲宽度w1和单位阶跃电压大小h1的过冲擦除电压。过冲擦除电压可以阶跃式升压N次。在擦除电压Vers额外地阶跃式升压N次之后，擦除电压Vers可以再次阶跃式降压至目标电压。因此，当擦除电压Vers中存在过冲OS时，与不存在过冲OS时相比，沟道电势PCH可以更快地增加。
如上所述，过冲擦除电压的单位阶跃脉冲宽度w1可以是例如总擦除时间ters的10％或更小，并且过冲擦除电压的单位阶跃电压大小h1可以是例如目标擦除电压(例如，Vtarget＝15V)的10％或更小，但是示例实施例不限于此。
参照图15，在半导体器件的擦除操作期间，可以在首先施加擦除电压Vers时施加具有单位阶跃脉冲宽度w2和单位阶跃电压大小h2的过冲擦除电压。过冲擦除电压可以阶跃式升压N次。在擦除电压Vers额外地阶跃式升压N次之后，擦除电压Vers可以再次阶跃式降压至目标电压。
如上所述，过冲擦除电压的单位阶跃脉冲宽度w2可以是例如总擦除时间ters的10％或更小，并且过冲擦除电压的单位阶跃电压大小h2可以是例如目标擦除电压(例如，Vtarget＝15V)的10％或更小，但是示例实施例不限于此。
图16是根据至少一个示例实施例的包括存储器件的电子设备的框图。
图16中所示的根据至少一个示例实施例的电子设备1000可以包括显示器1010、图像传感器1020、存储器1030、端口1040、至少一个处理器1050等。电子设备1000还可以包括有线/无线通信装置、电源等。在图16所示的组件中，端口1040可以是为电子设备1000设置的以与视频卡、声卡、存储卡、通用串行总线(USB)装置等进行通信的装置。电子设备1000可以是包括智能电话、平板个人计算机(PC)、智能可穿戴设备等以及通用台式PC、膝上型PC等的综合性概念。
处理器1050可以执行特定操作或命令、任务等。处理器1050可以是中央处理单元(CPU)或微处理器单元(MCU)，并且可以经由总线1060与显示器1010、图像传感器1020、存储器1030以及连接到端口1040的其他装置进行通信。
存储器1030可以是被配置为存储电子设备1000的操作所需的数据和/或多媒体数据等的非暂时性计算机可读存储介质。存储器1030可以包括诸如随机存取存储器(RAM)等的易失性存储器和/或诸如闪存等的非易失性存储器。另外，存储器1030可以包括固态硬盘(SSD)、硬盘驱动器(HDD)和/或光盘驱动器(ODD)等中的至少一种作为存储装置。存储器1030可以包括根据以上参照图1至图15描述的各种示例实施例的存储器件中的任何一种，但是不限于此。
如上所述，根据至少一个示例实施例，可以通过引入如下的过冲时段来增加GIDL电流的产生效率：在短时间内使得施加到源极层的擦除电压增加为高于目标电压，然后阶跃式降压到目标电压。因此，可以在不引起绝缘材料劣化的情况下提高GIDL擦除操作的效率。
尽管上面已经示出并描述了各种示例实施例，但是对于本领域技术人员将显而易见的是，在不脱离由所附权利要求限定的发明构思的范围的情况下，可以做出修改和变化。

Claims (20)

1.一种半导体器件，包括：
位于衬底上的源极层；
位于所述衬底上的多个沟道结构，所述多个沟道结构均包括垂直绝缘层和垂直沟道层，所述多个沟道结构在与所述衬底的上表面垂直的第一方向上延伸；
位于所述源极层上并且在所述多个沟道结构中的每个沟道结构的侧壁上沿所述第一方向彼此间隔开的多个栅电极，所述多个栅电极中的至少一个栅电极被配置为提供栅极感应漏极泄漏线；
穿透所述多个栅电极的公共源极线，所述公共源极线沿所述第一方向延伸并且电连接到所述源极层；以及
存储控制器，所述存储控制器被配置为：在擦除操作期间，
向所述公共源极线施加擦除电压，直到所述擦除电压达到目标电压，
在所述擦除电压达到所述目标电压之后的所需阶跃式升压时段内，使所述擦除电压增大到电压电平高于所述目标电压的电压电平的所需阶跃式升压电压，并且
在经过了所述所需阶跃式升压时段之后，使所述擦除电压减小到所述目标电压。
2.根据权利要求1所述的半导体器件，其中，所述所需阶跃式升压电压的所述电压电平比所述目标电压的所述电压电平高至少两个阶跃增量。
3.根据权利要求1所述的半导体器件，其中，
在公共源极延伸区中，所述源极层的一部分沿所述垂直沟道层延伸；并且
所述公共源极延伸区与所述栅极感应漏极泄漏线的至少一部分交叠。
4.根据权利要求1所述的半导体器件，所述半导体器件还包括：
围绕所述公共源极线的侧表面的绝缘层，
其中，所述多个栅电极通过所述绝缘层彼此电隔离。
5.根据权利要求1所述的半导体器件，其中，所述存储控制器进一步被配置为通过使所述擦除电压阶跃式升压来增大所述擦除电压，直到所述擦除电压达到所述目标电压。
6.根据权利要求5所述的半导体器件，其中，在所述所需阶跃式升压时段期间所述擦除电压的增压的脉冲宽度与用于使所述擦除电压阶跃式升压的单位阶跃电压的脉冲宽度相等。
7.根据权利要求5所述的半导体器件，其中，在所述所需阶跃式升压时段期间所述擦除电压的增压的电压大小与用于使所述擦除电压阶跃式升压的单位阶跃电压的电压大小相等。
8.根据权利要求5所述的半导体器件，其中，在所述所需阶跃式升压时段期间所述擦除电压的增压的脉冲宽度与用于使所述擦除电压阶跃式升压的单位阶跃电压的脉冲宽度不同。
9.根据权利要求5所述的半导体器件，其中，在所述所需阶跃式升高时段期间所述擦除电压的增压的电压大小与用于使所述擦除电压阶跃式升压的单位阶跃电压的电压大小不同。
10.根据权利要求1所述的半导体器件，其中，在所述所需阶跃式升压时段期间所述擦除电压的增压的脉冲宽度为所述擦除操作的总时长的10％或更小。
11.根据权利要求1所述的半导体器件，其中，在所述所需阶跃式升压时段期间所述擦除电压的增压的电压大小为所述目标电压的10％或更小。
12.根据权利要求1所述的半导体器件，其中，所述存储控制器还被配置为：
增大施加到所述栅极感应漏极泄漏线的栅极感应漏极泄漏电压，直到所述擦除电压达到所述目标电压，所述栅极感应漏极泄漏电压在与所述擦除电压保持恒定的电势差的同时被增大。
13.一种半导体器件，包括：
多条位线；
被配置为在擦除操作期间接收擦除电压的公共源极线；
连接在所述多条位线中的一条位线与所述公共源极线之间的至少一个存储单元串，所述至少一个存储单元串包括多个存储单元；
连接到所述一条位线的至少一条串选择线；
电连接到所述公共源极线的栅极感应漏极泄漏线，所述栅极感应漏极泄漏线被配置为接收栅极感应漏极泄漏电压，在所述擦除操作期间，所接收到的栅极感应漏极泄漏电压在与所述擦除电压保持恒定的电势差的同时增大，直到所述擦除电压达到目标电压；
位于所述栅极感应漏极泄漏线上的接地选择线；以及
位于所述串选择线与所述接地选择线之间的多条字线；
其中，在所述擦除操作期间，在施加到所述公共源极线的所述擦除电压达到所述目标电压之后，发生施加高于所述目标电压的电压的过冲。
14.根据权利要求13所述的半导体器件，所述半导体器件还包括：
连接到所述串选择线的串选择晶体管，所述串选择晶体管被配置为在所述擦除操作期间处于关断状态。
15.根据权利要求13所述的半导体器件，其中，所述多条字线被配置为在所述擦除操作期间接收接地电压。
16.根据权利要求13所述的半导体器件，其中，当所述擦除电压以第二单位阶跃电压增大时，所述栅极感应漏极泄漏电压在与所述擦除电压保持恒定的电势差的同时以第一单位阶跃电压增大，直到所述擦除电压达到所述目标电压。
17.一种半导体器件，包括：
衬底；
源极层，所述源极层位于所述衬底的上表面上；
多个栅电极层，所述多个栅电极层包括被配置为提供栅极感应漏极泄漏线的最下面的栅电极层；
多个绝缘层，所述多个绝缘层和所述多个栅电极层交替堆叠在所述源极层上；
多个沟道结构，所述多个沟道结构中的每个沟道结构具有垂直绝缘层和垂直沟道层，所述多个沟道结构在与所述衬底的所述上表面垂直的第一方向上延伸；
公共源极延伸区，所述公共源极延伸区包括所述源极层的沿所述垂直沟道层延伸的部分，所述公共源极延伸区形成为与所述栅极感应漏极泄漏线的至少一部分交叠；以及
存储控制器，所述存储控制器被配置为在擦除操作期间向所述源极层提供具有高电压电平的电压，所述高电压电平大于所述擦除操作的擦除电压的电压电平。
18.根据权利要求17所述的半导体器件，其中，所述存储控制器还被配置为：
在所述擦除操作的第一时段期间产生不断增加的栅极感应漏极泄漏电压，所述不断增加的栅极感应漏极泄漏电压与所述擦除电压保持恒定的第一电势差，直到所述擦除电压达到目标电压，其中，基于所述栅极感应漏极泄漏电压与所述擦除电压之间的所述第一电势差产生横向电场；
在所述擦除电压达到所述目标电压之后的所述擦除操作的第二时段期间，使所述擦除电压的电压电平增大为比所述目标电压的电压电平高至少一个阶跃增量，增大所述擦除电压的所述电压电平包括：建立所述擦除电压与所述栅极感应漏极泄漏电压之间的第二电势差，所述第二电势差大于所述第一电势差，其中，所述横向电场通过所述第二电势差增强；
在所述擦除电压的所述电压电平增大之后，使所述擦除电压减小到所述目标电压；以及
在所述第二时段后的所述擦除操作的第三时段期间，使所述擦除电压保持在所述目标电压，保持所述擦除电压包括：保持所述擦除电压与所述栅极感应漏极泄漏电压之间的所述第一电势差。
19.根据权利要求18所述的半导体器件，其中，所述第一电势差使得：随着所述垂直沟道层的电子向所述公共源极延伸区迁移，所述垂直沟道层的一部分积聚空穴。
20.根据权利要求19所述的半导体器件，其中，所述第二电势差使所述垂直沟道层的所述电子向所述公共源极延伸区迁移的速度增加。
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