CN112435960B - 改善铝互连结构层间对准标记质量的方法 - Google Patents

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Abstract

本申请涉及半导体集成电路制造技术领域,具体涉及一种改善铝互连结构层间对准标记质量的方法。所述改善铝互连结构层间对准标记质量的方法包括:提供互连介质层中形成有孔槽结构的半导体器件,所述孔槽结构包括对准槽;淀积形成铝种子层,使得所述铝种子层覆盖在晶圆表面,所述晶圆表面所述对准槽的内表面;通过热处理,以所述铝种子层的晶粒为形核的核心,在所述铝种子层上,逐渐生长形成铝层。本申请提供的改善铝互连结构层间对准标记质量的方法,可以解决相关技术中,容易使得形成的铝表面粗糙影响套刻精度的问题。

Description

改善铝互连结构层间对准标记质量的方法
技术领域
本申请涉及半导体集成电路制造技术领域,具体涉及一种改善铝互连结构层间对准标记质量的方法。
背景技术
随着半导体产业的不断发展,集成电路制造工艺正如摩尔定律(大约每18个月芯片上集成元件的数量就翻一番)器件密度不断提高,器件尺寸不断减小,随之要求器件互连层的层间套刻精度越来越高,互连层中的对准标记是实现互连层套刻精度重要的一环。
通常,互连层中的互连结构包括互连孔和互连线,对于铝互连结构,通过金属钨填充互连孔,通过物理气相沉积法(Physical Vapor Deposition,PVD)淀积铝形成互连线。
但是,对于相关技术,直接通过PVD工艺淀积铝的过程,容易使得对准标记处的铝层平坦性较差,且晶粒较大不能很好地满足后层的套刻对准的问题,不利于保证套刻精度。
发明内容
本申请提供了一种改善铝互连结构层间对准标记质量的方法,可以解决相关技术中,容易使得形成的层间对准标记不清楚,不利于保证套刻精度的问题。
本申请提供一种改善铝互连结构层间对准标记质量的方法,所述改善铝互连结构层间对准标记质量的方法包括:
提供互连介质层中形成有孔槽结构的半导体器件,所述孔槽结构包括对准槽;
淀积形成铝种子层,使得所述铝种子层覆盖在晶圆表面,所述晶圆表面包括对准槽的内表面;
通过热处理,以所述铝种子层的晶粒为形核的核心,在所述铝种子层上,逐渐生长形成铝层。
可选的,所述淀积形成铝种子层,使得所述铝种子层覆盖在晶圆表面的步骤,包括:
在2千瓦至5千瓦的功率范围内,淀积形成铝种子层,使得所述铝种子层覆盖在晶圆表面。
可选的,所述淀积形成铝种子层,使得所述铝种子层覆盖在晶圆表面的步骤,包括:
在温度范围为20摄氏度到100摄氏度,淀积形成铝种子层,使得所述铝种子层覆盖在晶圆表面。
可选的,所述淀积形成铝种子层,使得所述铝种子层覆盖在晶圆表面的步骤,包括:
通过PVD工艺,淀积形成铝种子层,使得所述铝种子层覆盖在晶圆表面。
可选的,所述铝种子层的厚度范围为200~800A。
可选的,所述通过热处理,以所述铝种子层的晶粒为形核的核心,在所述铝种子层上,由外向内逐渐生长形成铝层的步骤中,所述热处理过程的温度范围为:200摄氏度至300摄氏度。
可选的,所述通过热处理,以所述铝种子层的晶粒为形核的核心,在所述铝种子层上,由外向内逐渐生长形成铝层的步骤,包括:
通过热处理,在20千瓦至30千瓦的功率范围内,由PVD工艺,以所述铝种子层的晶粒为形核的核心,在所述铝种子层上,逐渐生长形成铝层。
本申请技术方案,至少包括如下优点:通过形成的铝种子层,其能够诱导铝层的晶粒沿铝种子层晶格的优势方向继续生长,从而限制了铝层晶粒的不规则生长,另外通过形成晶粒较细的铝种子层,从而能够提高继续生长的铝层的形核率,使得铝层的晶粒以所述铝种子层的晶粒为形核的核心继续生长。铝层晶粒形核率的提高,晶粒数量增多晶粒尺寸减小,能够使得最终所形成的对准标记的表面平整度得以提升,且能够使得对准标记的边缘清晰化,有利于保证套刻精度。
附图说明
为了更清楚地说明本申请具体实施方式或现有技术中的技术方案,下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图是本申请的一些实施方式,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1示出了本申请提供的一种改善铝互连结构层间对准标记质量的方法一实施例的流程示意图;
图2示出了所提供的半导体器件局部剖面结构示意图;
图3示出了步骤S2完成后的器件剖面结构示意图;
图4示出了步骤S3完成后的器件剖面结构示意图。
具体实施方式
下面将结合附图,对本申请中的技术方案进行清楚、完整的描述,显然,所描述的实施例是本申请的一部分实施例,而不是全部的实施例。基于本申请中的实施例,本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例,都属于本申请保护的范围。
在本申请的描述中,需要说明的是,术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系,仅是为了便于描述本申请和简化描述,而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作,因此不能理解为对本申请的限制。此外,术语“第一”、“第二”、“第三”仅用于描述目的,而不能理解为指示或暗示相对重要性。
在本申请的描述中,需要说明的是,除非另有明确的规定和限定,术语“安装”、“相连”、“连接”应做广义理解,例如,可以是固定连接,也可以是可拆卸连接,或一体地连接;可以是机械连接,也可以是电气连接;可以是直接相连,也可以通过中间媒介间接相连,还可以是两个元件内部的连通,可以是无线连接,也可以是有线连接。对于本领域的普通技术人员而言,可以具体情况理解上述术语在本申请中的具体含义。
此外,下面所描述的本申请不同实施方式中所涉及的技术特征只要彼此之间未构成冲突就可以相互结合。
图1示出了本申请提供的一种改善铝互连结构层间对准标记质量的方法一实施例的流程示意图,参照图1,该改善铝互连结构层间对准标记质量的方法包括以下步骤:
步骤S1:提供互连介质层中形成有孔槽结构的半导体器件,所述孔槽结构包括对准槽。
半导体器件包括基底层、形成于所述基底层上的器件层,和形成于所述器件层上的互连层,该互连层包括至少一层互连介质层,相邻互连介质层通过互连结构形成电性耦合。可选的,该孔槽结构为带钨孔槽结构,即该孔槽结构的内表面上预先形成有钨层。该孔槽结构包括:能够形成互连结构的互连孔槽,和能够形成光刻对准标记的对准槽。
在形成带钨孔槽结构时,可以先通过光刻刻蚀工艺,刻蚀该互连介质层形成孔槽图形,再在该孔槽图形中沉积钨层形成能够形成互连结构的互连孔槽,和能够形成光刻对准标记的对准槽。
该孔槽图形从所述互连介质层的上表面向下延伸。
图2示出了所提供的半导体器件局部剖面结构示意图,从图2可以看出,该半导体器件的器件层210上形成一层互连介质层220,该互连介质层220中形成有带钨层260的对准槽230,该对准槽230从所述互连介质层220的上表面向下延伸。
步骤S2:淀积形成铝种子层,使得所述铝种子层覆盖在晶圆表面,所述晶圆表面包括对准槽的内表面。
本实施例中,通过在常温环境,2千瓦至5千瓦的功率范围内,由PVD工艺淀积形成铝种子层,该铝种子层覆盖该步骤S1完成后的器件上表面。对准槽的内表面,和互连孔槽的内表面,均覆盖有该铝种子层。由于进行PVD工艺沉积铝种子层的环境温度和功率都较低,从而使得所形成的铝种子层的晶粒较细。可选的,在温度范围为20摄氏度到100摄氏度,淀积形成铝种子层,使得所述铝种子层覆盖在晶圆表面,覆盖在对准槽的内表面的铝种子层的厚度为200~800A。
图3示出了步骤S2完成后的器件剖面结构示意图,从图3中可以看出,在对准槽230的内表面上淀积形成铝种子层240,其中该对准槽230的内表面为对准槽230中钨层260的表面。
步骤S3:通过热处理,以所述铝种子层的晶粒为形核的核心,在所述铝种子层上,逐渐生长形成铝层。
本实施例中,通过步骤S2形成的铝种子层,其能够诱导步骤S3中的铝层晶粒,沿铝种子层晶格的优势方向继续生长,从而限制了铝层晶粒的不规则生长,有利于提高铝层的均匀性。另外通过步骤S2形成的铝种子层,其晶粒较细,从而能够提高继续生长的铝层的形核率,使得铝层的晶粒以所述铝种子层的晶粒为形核的核心继续生长。铝层晶粒形核率的提高,能够使得最终所形成的对准标记的表面平整度得以提升,且能够使得对准标记的边缘清晰化,有利于保证套刻精度。
可选的,在步骤S3中,该热处理过程的温度范围可以选择为:200摄氏度至300摄氏度,功率范围为20千瓦至30千瓦,由PVD工艺,以所述铝种子层的晶粒为形核的核心,在所述铝种子层上,由外向内逐渐生长形成铝层。
图4示出了步骤S3完成后的器件剖面结构示意图,从图4中可以看出,铝种子层240上覆盖有铝层250。在步骤S3制作铝层250时,在铝种子层上,逐渐生长形成铝层,直至该铝层填满孔槽结构中互连孔槽(图中未示意出)为止。对于对准槽230,其尺寸较宽,因此铝层250未能将其填满,从而在对准槽230的两侧边缘形成台阶。
由以上可以确定,本申请的实施例通过形成的铝种子层,其能够诱导铝层的晶粒沿铝种子层晶格的优势方向继续生长,从而限制了铝层晶粒的不规则生长,另外通过形成晶粒较细的铝种子层,从而能够提高继续生长的铝层的形核率,使得铝层的晶粒以所述铝种子层的晶粒为形核的核心继续生长。铝层晶粒形核率的提高,能够使得最终所形成的对准标记的表面平整度得以提升,且能够使得对准标记的边缘清晰化,且衬度更大,有利于镜面保反射收集信号,以保证套刻精度。
显然,上述实施例仅仅是为清楚地说明所作的举例,而并非对实施方式的限定。对于所属领域的普通技术人员来说,在上述说明的基础上还可以做出其它不同形式的变化或变动。这里无需也无法对所有的实施方式予以穷举。而由此所引伸出的显而易见的变化或变动仍处于本申请创造的保护范围之中。

Claims (6)

1.一种改善铝互连结构层间对准标记质量的方法,其特征在于,所述改善铝互连结构层间对准标记质量的方法包括:
提供互连介质层中形成有孔槽结构的半导体器件,所述孔槽结构包括对准槽;
通过PVD工艺,淀积形成铝种子层,使得所述铝种子层覆盖在晶圆表面,所述晶圆表面包括所述对准槽的内表面;
通过热处理,以所述铝种子层的晶粒为形核的核心,在所述铝种子层上,逐渐生长形成铝层。
2.如权利要求1所述的改善铝互连结构层间对准标记质量的方法,其特征在于,所述淀积形成铝种子层,使得所述铝种子层覆盖在所述对准槽的内表面的步骤,包括:
在2千瓦至5千瓦的功率范围内,淀积形成铝种子层,使得所述铝种子层覆盖在晶圆表面。
3.如权利要求1所述的改善铝互连结构层间对准标记质量的方法,其特征在于,所述淀积形成铝种子层,使得所述铝种子层覆盖在晶圆表面的步骤,包括:
在温度范围为20摄氏度到100摄氏度,淀积形成铝种子层,使得所述铝种子层覆盖在所述对准槽的内表面。
4.如权利要求1至3中任一项所述的改善铝互连结构层间对准标记质量的方法,其特征在于,所述铝种子层的厚度范围为200~800A。
5.如权利要求1所述的改善铝互连结构层间对准标记质量的方法,其特征在于,所述通过热处理,以所述铝种子层的晶粒为形核的核心,在所述铝种子层上,逐渐生长形成铝层的步骤中,热处理过程的温度范围为:200摄氏度至300摄氏度。
6.如权利要求1所述的改善铝互连结构层间对准标记质量的方法,其特征在于,所述通过热处理,以所述铝种子层的晶粒为形核的核心,在所述铝种子层上,逐渐生长形成铝层的步骤,包括:
通过热处理,在20千瓦至30千瓦的功率范围内,由PVD工艺,以所述铝种子层的晶粒为形核的核心,在所述铝种子层上,逐渐生长形成铝层。
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105826179A (zh) * 2015-01-06 2016-08-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN111653519A (zh) * 2020-06-28 2020-09-11 华虹半导体(无锡)有限公司 铜铝线互连结构的互连孔制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105826179A (zh) * 2015-01-06 2016-08-03 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN111653519A (zh) * 2020-06-28 2020-09-11 华虹半导体(无锡)有限公司 铜铝线互连结构的互连孔制作方法

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