CN112420750B - 芯片 - Google Patents

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Abstract

一种芯片包括基板、多个功能区域及至少一第一绝缘层。基板具有多个线路区及第一非线路区，其中第一非线路区设置于多个线路区之间。多个功能区域分别设置于基板的多个线路区上。功能区域包括一薄膜晶体管，且薄膜晶体管具有源漏极、栅极及半导体图案。至少一第一绝缘层设置于薄膜晶体管的源漏极、栅极及半导体图案的至少二者之间。至少一第一绝缘层具有多个第一贯孔及多个实体部。至少一第一绝缘层的多个第一贯孔及多个实体部交替排列，以定义一参考轨迹。特别是，参考轨迹的至少一部分位于基板的第一非线路区上。

Description

芯片
技术领域
本发明涉及一种电子元件，且特别涉及一种芯片。
背景技术
近场无线通信技术(Near Field Communication；NFC)可让配置天线功能的两个电子装置在相隔几公分的距离内进行无线通信。这种非接触式数据交换机制具有高反应速度、高安全性、便利性等优势，因此，近年来市面上已有许多产品整合有近场无线通信功能，像是电子票卡(例如：悠游卡等)、电子支付装置(例如：智能手机、智能手表等)等。使用者只需将具有近场无线通信标签(NFC tag)的物体与读卡机(NFC reader)靠近，便能在短时间内完成身分验证与数据交换，提供使用者更加便捷地生活方式。
近场无线通信标签(NFC tag)包括天线及与天线电性连接的无线通信芯片。为使近场无线通信标签(NFC tag)易装设于各种外型的电子产品上，近场无线通信标签(NFCtag)及其无线通信芯片需可挠。也就是说，无线通信芯片需使用可挠基板承载无线通信电路。然而，当可挠基板被过度弯折时，无线通信电路易裂损，进而导致无线通信芯片失效。
发明内容
本发明提供一种芯片，耐弯折。
本发明的一种芯片包括基板、多个功能区域及至少一第一绝缘层。基板具有多个线路区及第一非线路区，其中第一非线路区设置于多个线路区之间。多个功能区域分别设置于基板的多个线路区上。一功能区域包括一薄膜晶体管，且薄膜晶体管具有源漏极、栅极及半导体图案。至少一第一绝缘层设置于薄膜晶体管的源漏极、栅极及半导体图案的至少二者之间。至少一第一绝缘层具有多个第一贯孔及多个实体部。至少一第一绝缘层的多个第一贯孔及多个实体部交替排列，以定义一参考轨迹。特别是，参考轨迹的至少一部分位于基板的第一非线路区上。
附图说明
图1为本发明一实施例的芯片10的俯视图。
图2为本发明一实施例的芯片10的局部R1的放大示意图。
图3示出本发明一实施例的芯片10的局部R1的剖面。
图4为本发明一实施例的芯片10的另一局部R2的放大示意图。
图5示出本发明一实施例的芯片10的另一局部R1的剖面。
图6示出于本发明一实施例的第二绝缘层180的一第一凹陷182上的应力分布状况。
附图标记说明：
10：芯片
20：天线
110：基板
112：线路区
114a：第一非线路区
114b：第二非线路区
120：缓冲层
122、162：实体部
122a、162a：凹陷
124、164：第一贯孔
126、146、166：第二贯孔
130：半导体图案
140、160：第一绝缘层
150：栅极
172、174：源漏极
180：第二绝缘层
182：第一凹陷
182c、184c：转角处
184：第二凹陷
186：贯孔
A-A’、B-B’：剖线
ACP：导电胶
BF：缓冲电路
CLK：分频电路
CRC：循环冗余校验电路
CNT：计数电路
D1、D2：深度
DS：数据选择电路
dec：解码电路
enc：编码电路
FB：功能区域
ISO：标准格式化电路
K：参考轨迹
L1：第一导线
L2：第二导线
M：负载调制电路
O：应力传递中止池
P：接垫
R1、R2：局部
Rec：整流电路
ROM：存储器
T：薄膜晶体管
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。
应当理解，当诸如层、膜、区域或基板的元件被称为在另一元件“上”或“连接到”另一元件时，其可以直接在另一元件上或与另一元件连接，或者中间元件可以也存在。相反，当元件被称为“直接在另一元件上”或“直接连接到”另一元件时，不存在中间元件。如本文所使用的，“连接”可以指物理及/或电性连接。再者，“电性连接”或“耦合”可以是二元件间存在其它元件。
本文使用的“约”、“近似”、或“实质上”包括所述值和在本领域普通技术人员确定的特定值的可接受的偏差范围内的平均值，考虑到所讨论的测量和与测量相关的误差的特定数量(即，测量系统的限制)。例如，“约”可以表示在所述值的一个或多个标准偏差内，或±30％、±20％、±10％、±5％内。再者，本文使用的“约”、“近似”或“实质上”可依光学性质、蚀刻性质或其它性质，来选择较可接受的偏差范围或标准偏差，而可不用一个标准偏差适用全部性质。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属领域的普通技术人员通常理解的相同的含义。将进一步理解的是，诸如在通常使用的字典中定义的那些术语应当被解释为具有与它们在相关技术和本发明的上下文中的含义一致的含义，并且将不被解释为理想化的或过度正式的意义，除非本文中明确地这样定义。
图1为本发明一实施例的芯片10的俯视图。
图2为本发明一实施例的芯片10的局部R1的放大示意图。图2对应图1的局部R1。
图3示出本发明一实施例的芯片10的局部R1的剖面。图3对应图2的剖线A-A’。
图4为本发明一实施例的芯片10的另一局部R2的放大示意图。图4对应图1的局部R2。
图5示出本发明一实施例的芯片10的另一局部R1的剖面。图5对应图4的剖线B-B’。
图1、图2及图4省略第二绝缘层180及凹陷162a的示出。
请参照图1，芯片10包括基板110及多个功能区域(Function Block)FB。请参照图1、图2及图3，基板110具有多个线路区112，而多个功能区域FB分别设置于基板110的多个线路区112(标示于图3)上。基板110还具有第一非线路区114a(标示于图3)，设置于多个线路区112之间。请参照图1、图4及图5，在本实施例中，基板110还可具有第二非线路区114b(标示于图3及图5)，位于多个线路区112和多个线路区112之间的第一非线路区114a之外。
在本实施例中，基板110具有柔性；也就是说，在本实施例中，芯片10可以是可挠式芯片，但本发明不以此为限。
举例而言，在本实施例中，基板110的材料可包括有机聚合物，例如：聚酰亚胺(polyimide；PI)、聚萘二甲酸乙醇酯(polyethylene naphthalate；PEN)、聚对苯二甲酸乙二酯(polyethylene terephthalate；PET)、聚碳酸酯(polycarbonates；PC)、聚醚砜(polyether sulfone；PES)、聚芳基酸酯(polyarylate)、其它合适的材料、或前述至少二种材料的组合，但本发明不以此为限。
请参照图1，每一功能区域FB具有一特定功能。举例而言，在本实施例中，多个功能区域FB可组成一无线通信电路。具体而言，在本实施例中，多个功能区域FB可包括负载调制电路(Load modulator)M、整流电路(Rectifier)Rec、标准格式化(ISO format)电路ISO、分频(CLK Division)电路CLK、数据选择(Data select)电路DS、缓冲电路(Buffer)BF、编码电路(Encoder)enc、循环冗余校验(Cycle Redundancy Check)电路CRC、计数电路(Counter)CNT、解码电路(Decoder)dec和存储器ROM。然而，本发明不限于此，在其它实施例中，根据芯片10的功能不同，多个功能区域FB也可包括其它种类的功能电路。
请参照图1、图2及图3，此外，在本实施例中，芯片10还可包括多个接垫P(绘于图1)，设置于基板110的第二非线路区114b(标示于图2)上，且与多个功能区域FB电性连接。举例而言，在本实施例中，多个接垫P可做为无线通信电路的差分信号输入对来使用，且适于与天线20(绘于图3)接合。
请参照图1、图2及图3，至少一功能区域FB包括至少一薄膜晶体管T。薄膜晶体管T具有一源漏极172、一源漏极174、一栅极150及一半导体图案130，其中源漏极172及源漏极174分别与半导体图案130的不同两区电性连接。
需说明的是，在本实施例中，是以标准格式化电路ISO及编码电路enc包括多个薄膜晶体管T为例说明。然而，本发明不限于此，在其它实施例中，包括薄膜晶体管T的功能区域FB也可以是其它种类的功能电路。
请参照图2、图3、图4及图5，芯片10还包括至少一第一绝缘层140、160，设置于薄膜晶体管T的源漏极172、栅极150及半导体图案130的至少二者之间。至少一第一绝缘层140、160具有多个第一贯孔164及多个实体部162，其中多个第一贯孔164及多个实体部162交替排列且定义一参考轨迹K。多个第一贯孔164及多个实体部162的连线于基板110上的一垂直投影与参考轨迹K于基板110上的一垂直投影重合。
特别是，参考轨迹K的至少一部分位于基板110的第一非线路区114a上。也就是说，至少一第一绝缘层140、160的多个第一贯孔164于基板110上的多个垂直投影的至少一部分位于相邻的多功能区域FB于基板110上的多个垂直投影之间。
请参照图1至图5，在本实施例中，参考轨迹K除了位于多功能区域FB之间的第一非线路区114a上，还可选择性地延伸至多功能区域FB之外的第二非线路区114b上。在本实施例中，多个多功能区域FB可利用设置于第一非线路区114a上的第一导线L1彼此电性连接，至少一功能区域FB可利用设置于第二非线路区114b上的第二导线L2电性连接到至少一接垫P，而参考轨迹K不会跨越第一导线L1及第二导线L2。
值得一提的是，由多个第一贯孔164定义的参考轨迹K可视为芯片10的拟撕线。当芯片10被弯折时，应力容易沿着拟撕线(即参考轨迹K)传递，而在拟撕线(即参考轨迹K)上释放，造成沿着拟撕线(即参考轨迹K)产生的裂痕。当应力在位在多个功能区域FB之间的拟撕线(即参考轨迹K)上充分释放后，便不易造成多个功能区域FB的裂损。因此，即便芯片10被过度弯折而产生裂痕，芯片10仍可正常运行。
请参照图2及图3，至少一第一绝缘层140、160设置于薄膜晶体管T的源漏极172、栅极150及半导体图案130的至少二者之间。举例而言，在本实施例中，至少一第一绝缘层140、160可包括第一绝缘层140及第一绝缘层160，其中第一绝缘层160设置于薄膜晶体管T的源漏极172与栅极150之间，且第一绝缘层140设置于薄膜晶体管T的栅极150与半导体图案130之间。
在本实施例中，第一绝缘层160可具有定义参考轨迹K的多个第一贯孔164，而第一绝缘层140可不具有重叠于第一贯孔164的贯孔。也就是说，在本实施例中，参考轨迹K可选择性地由第一绝缘层160的多个第一贯孔164来定义。然而，本发明不限于此，在另一实施例中，参考轨迹K也可由第一绝缘层140的多个贯孔(未示出)来定义，而第一绝缘层160可不包括与第一绝缘层140的所述多个贯孔重叠的多个贯孔；在又一实施例中，参考轨迹K也可由第一绝缘层140的多个贯孔(未示出)及第一绝缘层160的多个第一贯孔164共同来定义，其中第一绝缘层140的多个贯孔(未示出)分别重叠于第一绝缘层160的多个第一贯孔164。
第一绝缘层140、160的材料可以是无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料或上述的组合。举例而言，在本实施例中，第一绝缘层140可以是氧化硅(SiO2)及氮化硅(Si3N4)的堆叠层，第一绝缘层160的材料可以是氧化硅(SiOx)及氮化硅(SiNx)的堆叠层，但本发明不以此为限。
在本实施例中，薄膜晶体管T的源漏极172及/或源漏极174例如是使用金属材料，例如：钛(Ti)/铝(Al)/钛(Ti)的堆叠层；但本发明不限于此，根据其他实施例，薄膜晶体管T的源漏极172及/或源漏极174也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
在本实施例中，薄膜晶体管T的栅极150例如是使用金属材料，例如：钼(Mo)。但本发明不限于此，根据其他实施例，薄膜晶体管T的栅极150也可以使用其他导电材料，例如：合金、金属材料的氮化物、金属材料的氧化物、金属材料的氮氧化物、或是金属材料与其它导电材料的堆叠层。
在本实施例中，薄膜晶体管T的半导体图案130例如是多晶硅(poly-Si)。然而，本发明不限于此，在其它实施例中，半导体图案130也可以是非晶硅、微晶硅、单晶硅、有机半导体材料、氧化物半导体材料(例如：铟锌氧化物、铟镓锌氧化物、或是其它合适的材料、或上述的组合)、或其它合适的材料、或含有掺杂物(dopant)于上述材料中、或上述的组合。
此外，在本实施例中，薄膜晶体管T的栅极150可选择性地位于半导体图案130上方；也就是说，本实施例的薄膜晶体管T可选择性地是顶部栅极型薄膜晶体管(top gateTFT)；但本发明不限于此，在其它实施例中，薄膜晶体管T也可以是底部栅极型薄膜晶体管(bottom gate TFT)或其它形式的薄膜晶体管。
请参照图2、图3、图4及图5，在本实施例中，芯片10还可选择性地包括缓冲层120，设置于薄膜晶体管T与基板110之间。请参照图4及图5，缓冲层120具有多个第一贯孔124及多个实体部122，缓冲层120的多个第一贯孔124分别重叠于至少一第一绝缘层140、160的多个第一贯孔164，且缓冲层120的多个实体部122分别重叠于至少一第一绝缘层140、160的多个实体部162。缓冲层120的多个第一贯孔124及多个实体部122的连线于基板110上的一垂直投影与参考轨迹K于基板110上的一垂直投影重合。也就是说，在本实施例中，参考轨迹K可选择性地由第一绝缘层160的多个第一贯孔164及缓冲层120的多个第一贯孔124来共同定义，但本发明不以此为限。
举例而言，在本实施例中，缓冲层120的材料可包括交替堆叠的多个多晶氮化硅(poly-SiNx)及多个多晶氧化硅(poly-SiOx)。然而，本发明不以此为限，在其它实施例中，缓冲层120也可包括其它材料。
请参照图2、图3、图4及图5，芯片10还包括第二绝缘层180。第二绝缘层180设置于薄膜晶体管T上，且薄膜晶体管T设置于第二绝缘层180与基板110之间。第二绝缘层180的材料可以是无机材料(例如：氧化硅、氮化硅、氮氧化硅、或上述至少二种材料的堆叠层)、有机材料或上述的组合。举例而言，在本实施例中，第二绝缘层180的材料可以是氮化硅(SiNx)，但本发明不以此为限。
值得注意的是，第二绝缘层180是设置于至少一第一绝缘层140、160上，而第二绝缘层180具有分别重叠于至少一第一绝缘层140、160的多个第一贯孔164的多个第一凹陷182。第二绝缘层180的多个第一凹陷182的连线在基板110上的一垂直投影与参考轨迹K在基板110上的一垂直投影重合。也就是说，芯片10的拟撕线(即参考轨迹K)可由第一绝缘层160的多个第一贯孔164及第二绝缘层180的多个第一凹陷182来共同定义。
图6示出于本发明一实施例的第二绝缘层180的一第一凹陷182上的应力分布状况。
请参照图2、图3及图6，图6的数据可证：芯片10被弯折时，应力会集中在第二绝缘层180的多个第一凹陷182的转角处182c，而裂痕容易自第一凹陷182的转角处182c上产生。也就是说，当芯片10被弯折时，较可能的发生状况是，裂痕会沿着第二绝缘层180的多个第一凹陷182(或者说，参考轨迹K)产生。当应力在第二绝缘层180的多个第一凹陷182的多个转角处182c上(或者说，参考轨迹K上)造成裂痕而充分释放后，便不易对功能区域FB造成损伤。因此，即便芯片10被过度弯折而产生裂痕，芯片10仍可正常运行。
请参照图1，图2及图3，在本实施例中，导电胶ACP可设置天线20与芯片10的第二绝缘层180之间，其中芯片10的多个接垫P是通过导电胶ACP与天线20电性连接，至少部分的导电胶ACP位于芯片10的第二绝缘层180的多个第一凹陷182中。
值得一提的是，第二绝缘层180的多个第一凹陷182除了用以定义应力释放的路径(即参考轨迹K)外，多个第一凹陷182的设置还可增加芯片10与导电胶ACP的接触面积；因此，可增加芯片10与天线20的接合力，使天线20与芯片10更不易分离。此外，芯片10所承受的应力还可经由导电胶ACP向上传递至天线20；因此，应力会分散至弯折耐受性较佳的天线20上，而使芯片10的功能区域FB更不易裂损。
请参照图4及图5，在本实施例中，至少一第一绝缘层140、160的多个实体部162可选择性地分别具有多个凹陷162a，缓冲层120的多个实体部122可选择性地分别具有多个凹陷122a，第二绝缘层180可选择性地具有多个第二凹陷184，其中第二绝缘层180的多个第二凹陷184分别重叠于至少一第一绝缘层140、160的多个实体部162的多个凹陷162a及缓冲层120的多个实体部122的多个凹陷122a。
在本实施例中，由于第二绝缘层180的第二凹陷184是重叠于至少一第一绝缘层140、160的实体部162的凹陷162a及缓冲层120的实体部122的凹陷122a，而第二绝缘层180的第一凹陷182是重叠于至少一第一绝缘层140、160的第一贯孔164及缓冲层120的第一贯孔124，因此，第二绝缘层180的第二凹陷184的深度D2小于第二绝缘层180的第一凹陷182的深度D1。
举例而言，在本实施例中，至少一第一绝缘层140、160的实体部162的凹陷162a及缓冲层120的实体部122的凹陷122a可利用半调(half tone)或灰阶调(gray tone)掩模来实现，但本发明不以此为限。
请参照图5及图6，与图6的第二绝缘层180的第一凹陷182类似地，芯片10被弯折时，应力会集中在第二绝缘层180的多个第二凹陷184的转角处184c，而裂痕容易自多个第二凹陷184的多个转角处184c上产生。也就是说，当芯片10被弯折时，裂痕除了可能沿着第二绝缘层180的多个第一凹陷182产生外，还可能沿着第二绝缘层180的多个第二凹陷184产生。因此，应力的释放处除了包括第二绝缘层180的多个第一凹陷182外，还多了第二绝缘层180的多个第二凹陷184。多个第二凹陷184的设置有助于增加应力释放处，进而保护芯片10的功能区域FB(标示于图1)。
此外，在本实施例中，部分的导电胶ACP除了位于第二绝缘层180的多个第一凹陷182以外，还可位于芯片10的第二绝缘层180的多个第二凹陷184中。也就是说，多个第二凹陷184的设置除了能增加应力的释放处外，还能增加导电胶ACP与芯片10的接触面积，而更进一步地增加芯片10与天线20的接合力。
请参照图1、图4及图5在本实施例中，至少一第一绝缘层140、160还具有至少一第二贯孔146、166，至少一第一绝缘层140、160的至少一第二贯孔146、166位于参考轨迹K之末(的末端)；第二绝缘层180还具有一贯孔186，且第二绝缘层180的贯孔186重叠于至少一第一绝缘层140、160的至少一第二贯孔146、166；缓冲层120具有一第二贯孔126，且缓冲层120的第二贯孔126重叠于至少一第一绝缘层140、160的至少一第二贯孔146、166。
在本实施例中，至少一第一绝缘层140、160的第二贯孔146、166的面积大于至少一第一绝缘层140、160的第一贯孔164的面积。至少一第二绝缘层180的贯孔186的面积大于至少一第一绝缘层140、160的第一贯孔164的面积。
至少一第一绝缘层140、160的至少一第二贯孔146、166、第二绝缘层180的贯孔186及缓冲层120的第二贯孔126可形成一应力传递中止池O。应力传递中止池O设置于参考轨迹K(或者说，拟撕线)之末。于应力传递中止池O所在处，芯片10的所有的非导电层(例如：缓冲层120、第一绝缘层140、160及第二绝缘层180)被挖空，因此，沿着参考轨迹K(或者说，拟撕线)传递的应力会被中止在应力传递中止池O，而不易破坏芯片10的功能区域FB及/或其它重要结构。
在本实施例中，参考轨迹K可延伸至基板110的第二非线路区114b上，且至少一第一绝缘层140、160的至少一第二贯孔146、166、第二绝缘层180的贯孔186及缓冲层120的第二贯孔126位于第二非线路区114b上。也就是说，在本实施例中，应力传递中止池O是设置于多个功能区域FB以外的第二非线路区114b上。举例而言，在本实施例中，应力传递中止池O可设置于芯片10的接垫P旁，但本发明不以此为限。在其它实施例中，应力传递中止池O也可设置于其它线路密度较低处。
在本实施例中，由于应力传递中止池O设置于芯片10的接垫P旁，因此形成在接垫P上的导电胶ACP会溢入应力传递中止池O中，而至少部分的导电胶ACP可位于至少一第一绝缘层140、160的至少一第二贯孔146、166、第二绝缘层180的贯孔186及缓冲层120的第二贯孔126中。但本发明不限于此，在另一实施例中，若形成在接垫P上的导电胶ACP的量较少及/或应力传递中止池O离接垫P较远，导电胶ACP也可能不会充满/或设置于应力传递中止池O中。
综上所述，本发明一实施例的芯片包括基板、设置于基板的多个线路区上的多个功能区域及至少一第一绝缘层。至少一功能区域包括至少一薄膜晶体管。至少薄膜晶体管具有源漏极、栅极及半导体图案，而至少一第一绝缘层设置于薄膜晶体管的源漏极、栅极及半导体图案的至少二者之间。至少一第一绝缘层具有多个第一贯孔及多个实体部。至少一第一绝缘层的多个第一贯孔及多个实体部交替排列，以定义一参考轨迹。特别是，参考轨迹的至少一部分位于多个功能区域之间的第一非线路区上。
至少一第一绝缘层的多个第一贯孔所定义的参考轨迹可视为芯片的拟撕线。当芯片被弯折时，应力容易沿着拟撕线传递，而在拟撕线上释放，造成沿着拟撕线产生的裂痕。当应力在位在多个功能区域之间的拟撕线上充分释放后，便不易造成多个功能区域的损伤。因此，即便芯片被过度弯折而沿拟撕线产生裂痕，芯片仍能正常运行。

Claims (12)

1.一种芯片，包括：
一基板，具有多个线路区及一第一非线路区，其中该第一非线路区设置于该些线路区之间；
多个功能区域，分别设置于该基板的该些线路区上，其中一该功能区域包括一薄膜晶体管，且该薄膜晶体管具有一源漏极、一栅极及一半导体图案；
至少一第一绝缘层，设置于该薄膜晶体管的该源漏极、该栅极及该半导体图案的至少二者之间，其中该至少一第一绝缘层具有多个第一贯孔及多个实体部，该些第一贯孔及该些实体部交替排列且定义一参考轨迹，该参考轨迹的至少一部分位于该基板的该第一非线路区上；以及
一第二绝缘层，设置于该薄膜晶体管上，且具有多个第一凹陷，其中该第二绝缘层的该些第一凹陷分别重叠于该至少一第一绝缘层的该些第一贯孔，
其中一导电胶设置一天线与该芯片的该第二绝缘层之间，且至少部分的该导电胶位于该芯片的该第二绝缘层的该些第一凹陷中。
2.如权利要求1所述的芯片，还包括：
一缓冲层，设置于该薄膜晶体管与该基板之间，其中该缓冲层具有多个第一贯孔及多个实体部，该缓冲层的该些第一贯孔分别重叠于该至少一第一绝缘层的该些第一贯孔，且该缓冲层的该些实体部分别重叠于该至少一第一绝缘层的该些实体部。
3.如权利要求1所述的芯片，其中该至少一第一绝缘层的该些实体部分别具有多个凹陷，该第二绝缘层具有多个第二凹陷，且该第二绝缘层的该些第二凹陷分别重叠于该至少一第一绝缘层的该些实体部的该些凹陷。
4.如权利要求3所述的芯片，还包括：
一缓冲层，设置于该薄膜晶体管与该基板之间，其中该缓冲层具有多个第一贯孔及多个实体部，该缓冲层的该些第一贯孔重叠于该至少一第一绝缘层的该些第一贯孔，该缓冲层的该些实体部分别重叠于该至少一第一绝缘层的该些实体部，该缓冲层的该些实体部分别具有多个凹陷，且该至少一第一绝缘层的该些实体部的该些凹陷分别重叠于该缓冲层的该些实体部的该些凹陷。
5.如权利要求3所述的芯片，其中至少部分的该导电胶位于该芯片的该第二绝缘层的该些第二凹陷中。
6.如权利要求3所述的芯片，其中该第二绝缘层的一该第二凹陷的深度小于该第二绝缘层的一该第一凹陷的深度。
7.如权利要求1所述的芯片，其中该至少一第一绝缘层还具有至少一第二贯孔，该至少一第一绝缘层的该至少一第二贯孔位于该参考轨迹的末端；该第二绝缘层还具有一贯孔，且该第二绝缘层的该贯孔重叠于该至少一第一绝缘层的该至少一第二贯孔。
8.如权利要求7所述的芯片，还包括：
一缓冲层，设置于该薄膜晶体管与该基板之间，其中该缓冲层具有一第二贯孔，且该缓冲层的该第二贯孔重叠于该至少一第一绝缘层的该第二贯孔。
9.如权利要求7所述的芯片，其中至少部分的该导电胶位于该第二绝缘层的该贯孔及该至少一第一绝缘层的该至少一第二贯孔中。
10.如权利要求7所述的芯片，其中该至少一第一绝缘层的该至少一第二贯孔的面积大于该至少一第一绝缘层的一该第一贯孔的面积。
11.如权利要求7所述的芯片，其中该至少一第二绝缘层的该贯孔的面积大于该至少一第一绝缘层的一该第一贯孔的面积。
12.如权利要求7所述的芯片，其中该基板还具有一第二非线路区，该第二非线路区位于该些线路区及该第一非线路区外，该参考轨迹还延伸至该基板的该第二非线路区上，且该至少一第一绝缘层的该至少一第二贯孔及该第二绝缘层的该贯孔位于该基板的该第二非线路区上。
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