CN112420625A - 芯片贴放封装结构及方法 - Google Patents

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Abstract

本发明提供了一种芯片贴放封装结构及方法，芯片贴放封装结构包括：基板；芯片，其下表面通过粘接胶粘贴于所述基板的上表面；粘接胶固定层，其由所述粘接胶固化形成；高度控制层结构，其形成于所述基板的上表面或所述芯片的下表面；键合引线，其电性连接所述芯片和所述基板。本发明通过在基板和芯片之间设置高度控制层结构，使得粘接胶固定层的厚度保持均匀。同时高度控制层的引入增加了芯片垂直方向的封装结构强度，确保在引入较厚的粘接胶固定层降低平面方向基板对芯片施加的热应力的同时，使得芯片在垂直方向不易移动，防止后续芯片超声波引线键合等工艺的良率下降。

Description

芯片贴放封装结构及方法
技术领域
本发明涉及半导体封装技术领域，特别是涉及一种芯片贴放封装结构及方法。
背景技术
贴放封装是一种应用广泛的芯片封装形式，其通过在基板上涂布芯片粘接胶，贴放芯片并加热固化粘接胶，实现芯片与基板的固定。芯片贴放封装具有工艺简单可控，成本较低等优势。
目前，在芯片贴放封装中，由于基板和芯片之间存在热膨胀系数上的差异，粘接胶不但起到粘结固定芯片的作用，还作为基板和芯片之间的应力缓冲层，降低基板热胀冷缩对芯片带来的热应力影响。对应力比较敏感的芯片，可能在高热应力下失效。一个例子是压力传感器芯片封装，温度变化条件下基板形变所产生的设计外的应力传递到芯片，会造成压力传感器芯片的感应参数漂移，进而影响器件性能。
然而，为了获得更好的应力缓冲效果，引入较厚或较软的粘接胶固定层会降低结构强度，具有不稳定性。在芯片贴放过程中容易造成最终固化得到的粘接胶涂布层厚度不均匀，导致芯片位置偏斜，与基板不平行。此外，芯片下方较厚或较软的粘接胶涂布层将更易发生形变，使芯片在进行超声波键合等工艺时容易发生抖动，从而导致引线键合工艺的良率下降。
因此，有必要提出一种新的芯片贴放封装结构及方法，解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种芯片贴放封装结构及方法，用于解决现有技术中贴放封装的粘接胶固定层难以兼顾应力缓冲和结构强度的问题。
为实现上述目的及其它相关目的，本发明提供了一种芯片贴放封装结构，其特征在于，包括：
基板；
芯片，其下表面通过粘接胶粘贴于所述基板的上表面；
粘接胶固定层，其由所述粘接胶固化形成；
高度控制层结构，其形成于所述基板的上表面或所述芯片的下表面；
键合引线，其电性连接所述芯片和所述基板。
作为本发明的一种可选方案，所述芯片在所述基板上表面的投影包括矩形；所述高度控制层结构为多个，分布于所述矩形的四个角或四条边的区域中。
作为本发明的一种可选方案，所述高度控制层结构还分布于所述矩形的中心区域中。
作为本发明的一种可选方案，所述基板的上表面与所述芯片的下表面平行，所述高度控制层结构在垂直于所述基板的上表面方向上的高度等于所述基板的上表面与所述芯片的下表面之间的间距。
作为本发明的一种可选方案，所述高度控制层结构包括固化的高分子材料层或减薄的硅片。
本发明还提供了一种芯片贴放封装方法，其特征在于，包括以下步骤：
提供基板和芯片；
在所述基板的上表面或者所述芯片的下表面形成高度控制层结构；
在所述基板上涂布粘接胶；
将所述芯片的下表面通过所述粘接胶粘贴于所述基板的上表面；
固化所述粘接胶以形成粘接胶固定层；
在所述芯片的上表面形成键合引线。
作为本发明的一种可选方案，所述芯片在所述基板上表面的投影包括矩形；所述高度控制层结构为多个，分布于所述矩形的四个角或四条边的区域中。
作为本发明的一种可选方案，所述高度控制层结构还分布于所述矩形的中心区域中。
作为本发明的一种可选方案，所述基板的上表面与所述芯片的下表面平行，所述高度控制层结构在垂直于所述基板的上表面方向上的高度等于所述基板的上表面与所述芯片的下表面之间的间距。
作为本发明的一种可选方案，所述高度控制层结构在所述芯片的下表面通过所述粘接胶粘贴于所述基板的上表面前，形成于所述基板的上表面或所述芯片的下表面。
作为本发明的一种可选方案，形成所述高度控制层结构的方法包括在所述基板的上表面或所述芯片的下表面涂布有机材料层，并对所述有机材料层进行固化、光刻和刻蚀以形成所述高度控制层结构。
作为本发明的一种可选方案，形成所述高度控制层结构的方法包括采用丝网印刷工艺在所述基板的上表面或所述芯片的下表面印刷并固化成型所述高度控制层结构。
作为本发明的一种可选方案，形成所述高度控制层结构的方法包括将预制成型的所述高度控制层结构贴放于所述基板的上表面或所述芯片的下表面。
如上所述，本发明提供了一种芯片贴放封装结构及方法，通过在基板和芯片之间设置高度控制层结构，使得粘接胶固定层的厚度保持均匀。同时高度控制层的引入增加了芯片垂直方向的封装结构强度，确保在引入较厚的粘接胶固定层降低平面方向基板对芯片施加的热应力的同时，使得芯片在垂直方向不易移动，防止后续芯片超声波引线键合等工艺的良率下降。
附图说明
图1为现有技术中的芯片贴放封装结构的截面示意图。
图2为现有技术中的芯片贴放封装结构的芯片异常偏斜截面示意图。
图3为本发明实施例一芯片贴放封装结构的截面示意图。
图4为本发明高度控制层位置在芯片角部的俯视图。
图5为本发明高度控制层位置在芯片边缘的俯视图。
图6为本发明高度控制层位置在芯片角部和中心的俯视图。
图7为本发明实施例二中提供的芯片贴放封装方法的流程图。
图8为本发明实施例二中提供的在基板上表面形成高度控制层结构的截面示意图。
图9为本发明实施例二中提供的在基板上涂布粘接胶的截面示意图。
图10为本发明实施例二中提供的将芯片的下表面通过粘接胶粘贴于基板的上表面的截面示意图。
图11为本发明实施例二中提供的粘接胶固化形成粘接胶固定层的截面示意图。
图12为本发明实施例二中提供的形成键合引线后的截面示意图。
图13为本发明实施例三中提供的芯片贴放封装方法的流程图。
图14为本发明实施例三中提供的在芯片下表面形成高度控制层结构的截面示意图。
图15为本发明实施例三中提供的在基板上涂布粘接胶的截面示意图。
图16为本发明实施例三中提供的将芯片的下表面通过粘接胶粘贴于基板的上表面的截面示意图。
图17为本发明实施例三中提供的粘接胶固化形成粘接胶固定层的截面示意图。
图18为本发明实施例三中提供的形成键合引线后的截面示意图。
图19为本发明实施例四中提供的在基板的上表面涂布有机材料层并固化的截面示意图。
图20为本发明实施例四中提供的通过光刻得到刻蚀掩膜层并以其作为刻蚀掩膜对有机材料层进行刻蚀的截面示意图。
图21为本发明实施例四中提供的刻蚀后得到高度控制层的截面示意图。
图22为本发明实施例五中提供的采用模板印刷高度控制有机材料层的截面示意图。
图23为本发明实施例五中提供的模板印刷工艺得到的高度控制层的截面示意图。
图24为本发明实施例六中提供的预制成型的高度控制层结构通过粘接薄层粘接于基板的截面示意图。
图25为本发明实施例六中提供的预制成型得到的高度控制层的截面示意图。
元件标号说明
101 芯片
102 基板
103 粘接胶固定层
105 键合引线
201 芯片
202 基板
203 粘接胶固定层
204 高度控制层结构
205 键合引线
301 芯片
302 基板
303 粘接胶固定层
303a 粘接胶
304 高度控制层结构
305 键合引线
401 芯片
402 基板
403 粘接胶固定层
403a 粘接胶
404 高度控制层结构
405 键合引线
502 基板
504 高度控制层结构
504a 有机材料层
504b 刻蚀掩膜层
602 基板
603a 有机材料层
604 高度控制层结构
604c 印刷模板
606 印刷版
702 基板
704 高度控制层结构
707 粘接薄层
S1～S6 步骤1)～6)
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图25。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。
如图1所示，是现有技术中的芯片贴放封装结构。其中，芯片101通过粘接胶粘贴于基板102的上表面，并通过使粘接胶固化形成粘接胶固定层103，使所述芯片101保持固定，并通过键合引线105电性连接所述芯片101和所述基板102。图1中所述芯片101可以是压力传感器芯片，其内部具有空腔结构，对于环境中的应力变化较为敏感。当所述基板因温度变化导致膨胀或收缩时，就会对所述芯片101的产生热应力，影响芯片性能。为了防止上述异常，一般可以通过增加所述粘接胶的厚度或减少硬度缓解基板传递给芯片的热应力。然而，如图2所示，由于所述粘接胶具有流动性，当涂布较厚粘接胶时，由于粘接胶滴放位置不正或者芯片放置时与基板不平行等因素，所述芯片101与所述基板102的相对位置就会偏离其设计位置，如图2中箭头方向所示，所述芯片101在所述粘接胶固定层103固化后出现了较大程度的偏斜，这会严重影响后续的引线键合等对芯片对准精度要求较高的工艺过程。此外，因粘接胶固定层103过厚过软也会导致在芯片超声波引线键合过程中因芯片结构振动而无法正常完成键合。
实施例一：具有高度控制层的芯片贴放封装结构
请参阅图3至图6，本发明实施例提供了一种芯片贴放封装结构，其特征在于，包括：
基板202；
芯片201，其下表面通过粘接胶粘贴于所述基板202的上表面；
粘接胶固定层203，其由所述粘接胶固化形成；
高度控制层结构204，其形成于所述基板202的上表面或所述芯片201的下表面；
键合引线205，其电性连接所述芯片201和所述基板202。
如图3所示，是本实施所提供的一种芯片贴放封装结构。其中，所述芯片201可以是具有空腔结构的压力传感器等对应力敏感的芯片，其通过粘接胶粘贴于所述基板202的上表面。在本实施例中，各部件的上表面和下表面的朝向与图中的上下方向一致。所述粘接胶可以是硅胶或环氧树脂等高分子粘接胶，在芯片粘贴前是具有流动性的流体，所述粘接胶固定层203由所述粘接胶固化后形成。所述高度控制层结构204设置于所述基板202和所述芯片201之间，其在所述粘接胶固化前对所述芯片201起到支撑限位的作用，防止其在具有流动性的粘接胶上方出现偏斜等异常。由于所述高度控制层结构204，即使设置较厚的所述粘接胶固定层203也不会导致异常偏斜，可以将所述粘接胶固定层203增加至能够有效缓解基板应力的厚度，例如大于100微米。
如图4至图6所示，是芯片贴放封装结构中高度控制层不同位置的俯视图。该俯视图是在省去所述基板202后的所述芯片201区域。所述芯片201在所述基板202上表面的投影包括矩形，具体地，也可以是正方形。所述高度控制层结构204为多个(至少三个)，分布于所述矩形的四个角或四条边的区域中。如图4所示，所述高度控制层结构204为四个投影为正方形的柱状结构，分别分布于所述矩形的四个角所在区域中。如图5所示，所述高度控制层结构204为四个投影为长条状的柱状结构，分别分布于所述矩形的四个侧边所在区域中。可选地，如图6所示，所述高度控制层结构204还可以分布于所述矩形的角部和中心区域中。上述分布结构不但确保了所述高度控制层结构204的排列结构具有较高的强度和稳定性，也确保了所述高度控制层结构204在所述粘接胶粘接所述芯片201的过程中较少影响所述粘接胶的流动再分布。
作为示例，如图3所示，所述基板202的上表面与所述芯片201的下表面平行，所述高度控制层结构204在垂直于所述基板202的上表面方向上的高度等于所述基板202的上表面与所述芯片201的下表面之间的间距。即是说，所述高度控制层结构204在垂直方向上直接接触所述基板202的上表面与所述芯片201的下表面，对所述基板202与所述芯片201的间距起到限位作用。所述高度控制层结构204在垂直方向上的高度也即是所述粘接胶固定层203在所述基板202与所述芯片201之间的厚度。所述高度控制层结构204的引入不但限定了所述粘接胶固定层203在所述基板202与所述芯片201之间保有一定的厚度，也防止了所述粘接胶固定层203在所述基板202与所述芯片201之间的厚度出现不均匀，使粘接胶未固化前，所述基板202的上表面与所述芯片201的下表面能够始终保持平行。
需要指出的是，在本发明的其他实施案例中，也可不将所述高度控制层结构204与基板/芯片间距的关系严格限定于上述情况。例如，所述高度控制层结构204与所述基板202或所述芯片201中的一方之间可以存在容纳粘接胶的微小间隙，只要上述微小间隙所可能导致的芯片偏斜不会超出设计规格即可。
作为示例，所述高度控制层结构204固定连接于所述基板202的上表面或所述芯片201的下表面。即是说，所述高度控制层结构204在采用粘接胶进行粘接前，已事前形成于所述基板202或所述芯片201的其中一方。所述高度控制层结构204可以是在所述基板202或所述芯片201上制备得到的，也可以是直接贴置于所述基板202或所述芯片201上的预制结构。可选地，所述高度控制层结构204包括固化的高分子材料层或减薄的硅片。其中，固化的高分子材料层可以是在所述基板202或所述芯片201上制备得到的；而减薄的硅片则可以是在其他临时衬底上预制好后，粘接至所述基板202或所述芯片201上的。
作为示例，如图3所示，所述芯片贴放封装结构还包括键合引线205，所述键合引线205用于电性连接所述芯片201和所述基板202。可选地，所述键合引线205与所述芯片201和所述基板202的键合可以通过超声波键合实现。由于本实施例引入了所述高度控制层结构204对所述基板202和所述芯片201之间的相对位置进行限位，所述芯片201和所述基板202的键合过程的键合精度将得到大幅提升。同时，由于所述芯片201在高硬度的所述高度控制层结构204上面，不容易在垂直方向移动，减少了所述芯片201震动对引线键合良率的影响。所述键合引线205可以是金、铜或铝等金属引线，分别键合于所述芯片201和所述基板202的焊垫结构上。在所述键合引线205完成电性连接后，还可以采用高分子树脂等材料通过模塑封方法对贴放后的芯片和基板进行覆盖保护。
实施例一提供了一种芯片贴放封装结构，以下的实施例二和实施例三将针对所述芯片贴放封装结构提供其封装方法。具体地，在实施例二中，高度控制层结构形成于基板上表面，而在实施例三中，高度控制层结构形成于芯片下表面。高度控制层结构制造完备后，再进行芯片贴放和超声波引线键合等封装工艺。
实施例二：高度控制层结构形成于基板上表面的芯片贴放封装方法
如图7至图12所示，本实施例提供了一种芯片贴放封装方法，其特征在于，包括以下步骤：
1)提供基板302和芯片301；
2)在所述基板302的上表面形成高度控制层结构304；
3)在所述基板302上涂布粘接胶303a；
4)将所述芯片301的下表面通过所述粘接胶粘贴于所述基板302的上表面；
5)固化所述粘接胶303a以形成粘接胶固定层303；
6)在所述芯片301的上表面形成键合引线305。
在步骤1)中，请参阅图7的S1步骤，提供基板302和芯片301。
在步骤2)中，请参阅图7的S2步骤以及图8，在所述基板302的上表面形成高度控制层结构304。
在步骤3)中，请参阅图7的S3步骤以及图9，在所述基板302上涂布粘接胶303a。可选地，所述粘接胶303a通过点胶以圆形或十字形涂布于所述基板302表面用于粘接所述芯片301的位置上。
在步骤4)中，请参阅图7的S4步骤以及图10，将所述芯片301的下表面通过所述粘接胶303a粘贴于所述基板302的上表面。
在步骤5)中，请参阅图7的S5步骤以及图11，固化所述粘接胶303a以形成粘接胶固定层303。可选地，所述粘接胶303a可以是热固化粘接胶，在固化时通过加热进行固化。
在步骤6)中，请参阅图7的S6步骤以及图12，在所述芯片301的上表面形成键合引线305。
作为示例，如图12所示，所述基板302的上表面与所述芯片301的下表面平行，所述高度控制层结构304在垂直于所述基板302的上表面方向上的高度等于所述基板302的上表面与所述芯片301的下表面之间的间距。
实施例三：高度控制层结构形成于芯片下表面的芯片贴放封装方法
如图13至图18所示，本实施例提供了一种芯片贴放封装方法，其特征在于，包括以下步骤：
1)提供基板402和芯片401；
2)在所述芯片401的下表面形成高度控制层结构404；
3)在所述基板402上涂布粘接胶403a；
4)将所述芯片401的下表面通过所述粘接胶粘贴于所述基板402的上表面；
5)固化所述粘接胶403a以形成粘接胶固定层403；
6)在所述芯片401的上表面形成键合引线405。
在步骤1)中，请参阅图13的S1步骤，提供基板402和芯片401。
在步骤2)中，请参阅图13的S2步骤以及图14，在所述芯片401的下表面形成高度控制层结构404。
在步骤3)中，请参阅图13的S3步骤以及图15，在所述基板402上涂布粘接胶403a。可选地，所述粘接胶403a通过点胶以圆形或十字形涂布于所述基板402表面用于粘接所述芯片401的位置上。
在步骤4)中，请参阅图13的S4步骤以及图16，将所述芯片401的下表面通过所述粘接胶403a粘贴于所述基板402的上表面。
在步骤5)中，请参阅图13的S5步骤以及图17，固化所述粘接胶403a以形成粘接胶固定层403。可选地，所述粘接胶403a可以是热固化粘接胶，在固化时通过加热进行固化。
在步骤6)中，请参阅图13的S6步骤以及图18，在所述芯片401的上表面形成键合引线405。
作为示例，如图18所示，所述基板402的上表面与所述芯片401的下表面平行，所述高度控制层结构404在垂直于所述基板402的上表面方向上的高度等于所述基板402的上表面与所述芯片401的下表面之间的间距。
在本实施例中，所述高度控制层结构404预先形成于所述芯片401的下表面，其形成过程可以集成于所述芯片的晶圆制程工艺中，并在形成后再进行晶圆切割以得到所述芯片401。此外，除了实施例二和本实施例中预先在所述基板或所述芯片上制备高度控制层结构的实施方案外，本发明也可以是在粘接胶粘贴前将预制的高度控制层结构放置于所述基板与所述芯片之间的设计位置上，再进行粘接胶粘贴。
实施例二和实施例三提供了两种芯片贴放封装方法，以下实施例四至六将就高度控制层结构的制造方法进行阐述。需要指出的是在实施例四至六中是以在基板上表面制造所述高度控制层结构为例，而在本发明的其他实施案例中，也可以以同样的制造方法在芯片表面制造所述高度控制层结构。此外，实施例四至六中仅以基板或者芯片尺度描述制造过程，而在实际应用中，高度控制层结构的制造过程可以是在大块基板或者芯片晶圆尺度下进行的，即在形成高度控制层结构后，再通过大块基板或者晶圆切割形成各个基底或芯片。
实施例四：通过光刻工艺制造高度控制层
作为示例，如图19至图21所示，形成所述高度控制层结构504的方法包括在所述基板502的上表面形成有机材料层504a，并对所述有机材料层504a进行固化、光刻和刻蚀以形成所述高度控制层结构504。如图19所示，在所述基板202的上表面涂布有机材料层504a，并加热固化；或者也可以采用薄膜高分子层通过贴膜加热覆盖于所述基板502上以形成所述有机材料层504a。所述有机材料层504a包括聚酰亚胺(polymide)层、苯并环丁烯(BCB)高分子材料层等。在图20中，通过光刻得到刻蚀掩膜层504b并以其作为刻蚀掩膜对所述有机材料层504a进行刻蚀。去除其他部分的所述有机材料层504a，最终得到图21中的所述高度控制层结构504。
实施例五：通过模板印刷工艺制造高度控制层
作为示例，如图22至图23所示，形成所述高度控制层结构604的方法包括采用模板印刷工艺在所述基板602的上表面印刷并固化成型所述高度控制层结构604。如图22所示，在所述基板602上覆盖印刷模板604c。所述印刷模板604c的设计区域具有容纳有机材料通过的通孔结构。在图23中，在覆盖了所述印刷模板604c的所述基板602上涂布有机材料层603c。在通过印刷版606按照图中箭头运动方向刮除所述印刷模板604c表面多余的部分有机材料层603c后，通过加热固化得到图23中的所述高度控制层结构604。
实施例六：通过预制结构贴放工艺制造高度控制层
作为示例，如图24至图25所示，形成所述高度控制层结构704的方法包括将预制成型的所述高度控制层结构704贴放于所述基板702的上表面。如图24所示，所述高度控制层结构704的底部形成有粘接薄层707。所述粘接薄层707采用粘接液体喷涂高度控制层下表面等方法制造，厚度为1-15微米，用于粘接所述高度控制层结构704和所述基板702。在图24中，使所述高度控制层结构704的下表面靠近所述基板702的上表面。在图25中，得到位于所述基板702上表面的所述高度控制层结构704，两者通过所述粘接薄层707粘接。
综上所述，本发明提供了一种芯片贴放封装结构及方法，所述芯片贴放封装结构包括：基板；芯片，其下表面通过粘接胶粘贴于所述基板的上表面；粘接胶固定层，其由所述粘接胶固化形成；高度控制层结构，其设置于所述基板和所述芯片之间。本发明通过在基板和芯片之间设置高度控制层结构，增加了芯片贴放封装的结构强度，确保在引入较厚的粘接胶固定层以获得更好的应力缓冲效果的同时，使粘接胶涂布层的厚度保持均匀，并且高强度的高度控制层使得芯片在垂直方向不易移动，防止芯片超声波键合等工艺的良率下降。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (13)

1.一种芯片贴放封装结构，其特征在于，包括：
基板；
芯片，其下表面通过粘接胶粘贴于所述基板的上表面；
粘接胶固定层，其由所述粘接胶固化形成；
高度控制层结构，其形成于所述基板的上表面或所述芯片的下表面；
键合引线，其电性连接所述芯片和所述基板。
2.根据权利要求1所述的芯片贴放封装结构，其特征在于：所述芯片在所述基板上表面的投影包括矩形；所述高度控制层结构为多个，分布于所述矩形的四个角或四条边的区域中。
3.根据权利要求2所述的芯片贴放封装结构，其特征在于：所述高度控制层结构还分布于所述矩形的中心区域中。
4.根据权利要求1所述的芯片贴放封装结构，其特征在于：所述基板的上表面与所述芯片的下表面平行，所述高度控制层结构在垂直于所述基板的上表面方向上的高度等于所述基板的上表面与所述芯片的下表面之间的间距。
5.根据权利要求1所述的芯片贴放封装结构，其特征在于：所述高度控制层结构包括固化的高分子材料层或减薄的硅片。
6.一种芯片贴放封装方法，其特征在于，包括以下步骤：
提供基板和芯片；
在所述基板的上表面或者所述芯片的下表面形成高度控制层结构；
在所述基板上涂布粘接胶；
将所述芯片的下表面通过所述粘接胶粘贴于所述基板的上表面；
固化所述粘接胶以形成粘接胶固定层；
在所述芯片的上表面形成键合引线。
7.根据权利要求6所述的芯片贴放封装方法，其特征在于：所述芯片在所述基板上表面的投影包括矩形；所述高度控制层结构为多个，分布于所述矩形的四个角或四条边的区域中。
8.根据权利要求7所述的芯片贴放封装方法，其特征在于：所述高度控制层结构还分布于所述矩形的中心区域中。
9.根据权利要求6所述的芯片贴放封装方法，其特征在于：所述基板的上表面与所述芯片的下表面平行，所述高度控制层结构在垂直于所述基板的上表面方向上的高度等于所述基板的上表面与所述芯片的下表面之间的间距。
10.根据权利要求6所述的芯片贴放封装方法，其特征在于：所述高度控制层结构在所述芯片的下表面通过所述粘接胶粘贴于所述基板的上表面前，形成于所述基板的上表面或所述芯片的下表面。
11.根据权利要求10所述的芯片贴放封装方法，其特征在于：形成所述高度控制层结构的方法包括在所述基板的上表面或所述芯片的下表面涂布有机材料层，并对所述有机材料层进行固化、光刻和刻蚀以形成所述高度控制层结构。
12.根据权利要求10所述的芯片贴放封装方法，其特征在于：形成所述高度控制层结构的方法包括采用丝网印刷工艺在所述基板的上表面或所述芯片的下表面印刷并固化成型所述高度控制层结构。
13.根据权利要求10所述的芯片贴放封装方法，其特征在于：形成所述高度控制层结构的方法包括将预制成型的所述高度控制层结构贴放于所述基板的上表面或所述芯片的下表面。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116798961A (zh) * 2023-06-21 2023-09-22 上海韬润半导体有限公司 一种减少热应力影响的芯片封装结构及方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5492178A (en) * 1977-12-29 1979-07-21 Mitsubishi Electric Corp Manufacture of metal substrate
US20040011856A1 (en) * 2000-08-05 2004-01-22 Kuno Wolf Soldering method for mounting electric components
CN110326092A (zh) * 2017-03-03 2019-10-11 株式会社电装 半导体装置及其制造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5492178A (en) * 1977-12-29 1979-07-21 Mitsubishi Electric Corp Manufacture of metal substrate
US20040011856A1 (en) * 2000-08-05 2004-01-22 Kuno Wolf Soldering method for mounting electric components
CN110326092A (zh) * 2017-03-03 2019-10-11 株式会社电装 半导体装置及其制造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116798961A (zh) * 2023-06-21 2023-09-22 上海韬润半导体有限公司 一种减少热应力影响的芯片封装结构及方法
CN116798961B (zh) * 2023-06-21 2024-03-15 上海韬润半导体有限公司 一种减少热应力影响的芯片封装结构及方法

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