CN112397108A - 具有分布式列存取的高处理量dram - Google Patents

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Abstract

本发明涉及一种具有分布式列存取的高处理量DRAM。一种设备具有存储器裸片，所述存储器裸片具有划分成多个数据片段的存储器单元阵列。错调电路选择共同命令信号且设置列存取信号以基于所述共同命令信号及/或个别命令信号选择要存取的数据片段以对所选择的数据片段执行对应于所选择的共同命令信号的存储器操作。数据总线连接所述存储器单元阵列以形成数据单元，其中每一数据单元包含来自每一存储器单元阵列的数据片段且经配置使得所述数据片段并联连接到所述数据总线并使用所述数据总线的相同线。所述错调电路经配置使得经识别用于在所述多个存储器裸片中的激活的数据片段不是相同数据单元的部分。

Description

具有分布式列存取的高处理量DRAM
技术领域
本发明涉及用于动态随机存取存储器中的列存取的系统，且更特定来说，涉及通过在命令信号周期内分布所述列存取选择的高处理量数据传送。
背景技术
被归入“物联网(Internet-of-things)”(IoT)类别的装置可包含数据收集装置，例如(举例来说)温度传感器、跟踪传感器(例如，用于使用(例如)GPS传感器跟踪宠物、车辆等)、计量传感器(水、气体等)、环境监控传感器(例如，气体、火、烟雾、一氧化碳等)、监测远程机器(自动售货机、工业设备等)的装置、接近传感器等。一或多个IoT传感器可经连接(例如，无线地及/或有线)连接到一或多个IoT节点，其可为经连接的云或因特网。IoT节点可包含用于将接收到的传感器数据写入到存储器装置且用于从存储器装置读取所存储的传感器数据以便将数据传输到云或因特网的处理器。
除了在IoT装置中使用外，存储器装置还可用于存储各种电子装置中的信息，例如计算机、无线通信装置、相机、数字显示器及类似物。存储器装置经常提供为计算机或其它电子装置中的内部半导体集成电路及/或外部可卸除装置。存在许多不同类型的存储器，包含易失性及非易失性存储器。易失性存储器，包含随机存取存储器(RAM)、静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)以及其它存储器，可能需要外加电力源来维持其数据。相比之下，非易失性存储器即使是在无外部供电的情况下也可保持其存储的数据。非易失性存储器可用于多种多样的技术中，包含快闪存储器(例如NAND及NOR)、相变存储器(PCM)、铁电随机存取存储器(FeRAM)、电阻随机存取存储器(RRAM)及磁性随机存取存储器(MRAM)以及其它存储器。
IoT装置中的存储器可为具有一或多个存储器裸片的DRAM。在从一或多个传感器接收传感器数据的一些IoT装置中，对应于每一传感器的传感器数据可单独存储于相应存储器裸片中。举例来说，来自每一存储器传感器的数据可分别存储于单独存储器裸片中(“单裸片配置”)。然而，当IoT装置的处理器将传感器数据写入到此类单裸片配置及/或从此类单裸片配置读取传感器数据时，归因于在存储器列存取期间同时切换数个位的峰值功耗可能成为一个问题。为适应这些单裸片配置中的IR电压降，可提高用于存储器操作的电压电平，这引起峰值功耗问题。为减轻峰值功耗问题，一些IoT装置使用其中来自每一存储器传感器的传感器数据分成多个数据部分且每一数据部分经存储于单独存储器裸片上的堆叠式存储器裸片布置。然而，为存取存储器裸片上的适当存储器位置，此类堆叠存储器DRAM中的穿硅通孔(TSV)连接经布置使得在存储器裸片之间的连接路径存在移位。为在TSV连接中产生移位，在DRAM的制造期间可能需要TSV掩模变化。掩模变化可导致更复杂及/或更高成本的制造工艺。另外，写入放大器/驱动器及读取放大器的布局及使用可在单裸片及常规堆叠式存储器配置中在电力总线上引起噪声。此外，在现有技术DRAM中，在命令信号起始之后数据到/从存储器单元的传送在单个步骤中完成，这可引起对在每一时钟循环周期期间传送的数据量的限制。即，在命令信号的每一时间周期tCCD内(列存取到列存取延迟)仅执行一次列存取选择操作，这会限制在每一tCCD时钟循环期间传送的数据量。
发明内容
在一个方面中，本发明提供一种设备，所述设备包括：多个存储器裸片，每一存储器裸片具有，至少一个存储器单元阵列，其经划分成可选择性地存取的多个数据片段，及错调电路，其经配置以从多个共同命令信号选择共同命令信号且经配置以设置列存取信号或个别命令信号中的至少一者，所述列存取信号基于所述共同命令信号及所述个别命令信号选择要存取的数据片段以对所选择的数据片段执行对应于所选择的共同命令信号的存储器操作；数据总线，其连接所述至少一个存储器单元阵列中的每一者以形成多个数据单元，每一数据单元包含来自每一存储器单元阵列的数据片段，其中每一数据单元中的所述数据片段并联连接到所述数据总线且使用所述数据总线的相同线；及命令信号电路，其连接到所述多个存储器裸片中的每一错调电路且经配置以生成所述多个共同命令信号，其中所述错调电路进一步经配置使得所述所选择的数据片段不是相同数据单元的部分。
在另一方面中，本发明提供一种设备，所述设备包括：第一存储器裸片，其包含至少部分划分成第一数据片段及第二数据片段的第一存储器单元阵列；第二存储器裸片，其与所述第一存储器裸片堆叠，所述第二存储器裸片包含至少部分划分成第三数据片段及第四数据片段的第二存储器单元阵列；第一数据总线，其共同耦合到所述第一存储器裸片的所述第一数据片段及所述第二存储器裸片的所述第三数据片段；及第二数据总线，其共同耦合到所述第一存储器裸片的所述第二数据片段及所述第二存储器裸片的所述第四数据片段；其中所述第一存储器裸片经配置以当所述第二存储器裸片将存储器数据从所述第四数据片段传送到所述第二数据总线时将存储器数据从所述第一数据片段传送到所述第一数据总线。
附图说明
图1说明根据本技术的实施例的具有存储器组件的物联网系统的框图。
图2说明包含可用于图1的系统中的存储器组件的芯片上系统的框图。
图3说明可用于图2的存储器组件中的存储器裸片的框图。
图4说明图3的存储器裸片中的存储器单元阵列的框图。
图5说明用于图2的存储器组件的相控命令信号及分布式列存取信号的示范性时序图。
图6A说明用于生成图5中的相控命令信号的相位命令信号电路。
图6B说明用于生成图5中的分布式列存取信号的分布式列存取信号电路。
图7A及7B分别说明根据本技术的实施例的用于生成相位命令信号/列存取信号的共同命令信号电路及错调电路。
图8A说明存储器组件中的数据存储装置的框图。
图8B说明从存储器组件的数据传送的框图。
图9A及9B说明图3的存储器裸片中的存储器单元阵列的示范性块布局图。
图10A及10B分别说明用于读取及写入操作的示范性电路的框图。
图11说明用于将数据写入到图2的存储器组件的写入时序图。
具体实施方式
如下文更详细论述，本文中揭示的技术涉及通过在命令信号的时钟循环(周期)内分布列存取选择的存储器组件(例如(举例来说)DRAM装置)中的数据传送。然而，所属领域的技术人员应理解，所述技术可具有额外实施例，且可无需下文参考图1到11描述的实施例的细节中的若干细节来实践所述技术。在下文说明的实施例中，存储器装置及系统主要在并入DRAM存储媒体的装置的上下文中描述。然而，根据本技术的其它实施例配置的存储器装置可包含并入其它类型的存储媒体(包含PCM、SRAM、FRAM、RRAM、MRAM、只读存储器(ROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEROM)、铁电、磁阻及其它存储媒体，包含非易失性快闪(例如NAND及/或NOR)存储媒体)的其它类型的存储器装置及系统。
图1说明根据本发明的实施例的具有存储器装置的系统。图1展示可包含一或多个IoT传感器(例如(举例来说)传感器110a到f)的IoT系统100的框图。IoT传感器110a到f可分别经配置为宠物跟踪器、烟雾报警器、水表、垃圾桶监测器、自动售货机监测器及气体监测。当然，在IoT系统100中可使用其它类型的传感器，且说明的传感器中的一或多者无需包含于IoT系统100中。IoT系统100可包含一或多个IoT节点，例如(举例来说)IoT节点120a到c。传感器110a到f中的每一者可经配置以无线地及/或通过有线连接将监测到的数据传输到IoT节点120a到c中的一或多者。IoT节点120a到c可连接到网络，例如(举例来说)云130及/或因特网及/或另一类型的网络，以便使远程设备及/或用户接收监测到的数据。在一些实施例中，IoT节点120a到c可分别包含用以处理监测到的数据的接收及传输的控制器122a到c。控制器122a到c可包含分别连接到存储器组件126a到c的处理器124a到c。存储器组件126a到c可包含(例如)一或多个DRAM装置。当然，在一些实施例中，IoT节点120a到c还包含非易失性存储器，例如(举例来说)快闪存储器等。作为监测操作的部分及/或基于外部请求，从一或多个传感器110A到f监测到的数据被写入到IoT节点120a到c的DRAM装置及/或从所述DRAM装置读取。
图2是使用堆叠式存储器裸片配置的芯片上系统(SoC)系统200的简化框图。SoC系统200可为(例如)用于上文论述的IoT节点120a到c中的控制器122a到c。SoC系统200可包含存储器组件202及处理器组件204。存储器组件202可为具有一或多个存储器裸片的堆叠布置的高带宽存储器(HBM)或宽I/O存储器。举例来说，存储器组件202可包含堆叠于彼此顶部上的四个存储器裸片210a到d。当然，存储器组件202可具有四个以上存储器裸片或四个以下存储器裸片。在一些实施例中，存储器裸片210可为DRAM芯片。存储器裸片210a到d可使用穿硅通孔(TSV)220电连接到彼此。当然，为了清晰及简洁起见，仅说明TSV中的几个TSV。存储器裸片210a到d之间的TSV 220可使用微凸块222彼此连接。存储器组件202还可包含：逻辑裸片230，其包含用于控制存储器组件202中的存储器操作的共同电路且可包含将逻辑裸片230连接到封装衬底204的插入层235。另外，处理器组件204可包含：SoC裸片250，其使用逻辑裸片230及SoC裸片250上的相应PHY连接经由插入层235连接到逻辑裸片230。在一些实施例中，裸片250可为图形处理器单元(GPU)、计算机处理单元(CPU)或某种其它类型的处理器。
在HBM及宽I/O存储器中，存储器裸片中的每一者中的一或多个存储器阵列可经配置以同时激活列选择线以从存储器阵列传送数据及/或将数据传送到存储器阵列，而在数据总线上无冲突。即，从不同存储器裸片传送的及/或传送到不同存储器裸片的数据不应使用相同主I/O总线。在相关技术系统中，为防止数据冲突，可一次一个裸片地存取存储器单元(单裸片配置)，这可导致电力总线上的峰值功率问题。在其它相关技术系统中，数据可同时从不同存储器裸片传送及/或同时被传送到不同存储器裸片以降低对电力总线的峰值功率要求。然而，此类存储器组件中的存储器裸片之间的TSV连接经移位使得存储器裸片中的同时读取/写入操作将导致使用数据总线的不同部分从不同裸片传送数据及/或将数据传送到不同裸片。举例来说，存储器裸片的第一列中的TSV可连接到邻近存储器裸片中的不同列中的TSV。因此，TSV顺序的移位可避免数据冲突。然而，为了使TSV顺序移位，在存储器裸片层之间的存储器组件202的制造中使用不同TSV掩模。使用不同掩模可增加存储器组件制造工艺的复杂性及费用。除了上述问题之外，现有技术系统在连续使用邻近放大器/驱动器时具有关于读取放大器及/或写入驱动器的峰值功率及/或噪声问题。
在本技术的示范性实施例中，数据的同时传送是可实现的而无需使TSV顺序移位。如图2中所见，与相关技术系统相对比，存储器裸片210a到d之间的TSV 220的连接顺序是相同的。即，存储器裸片210a到d的第一列TSV 220彼此连接。类似地，存储器裸片210a到d的第二、第三及第四列TSV 220分别彼此连接。为了清晰起见，在图2中仅描绘了四个数据TSV。然而，所属领域的技术人员应理解，数据总线可具有任何数目个TSV连接。如下文进一步论述，为了在无需使TSV连接移位的情况下避免数据总线上的数据冲突，本技术的示范性实施例将存储器裸片的存储器单元阵列划分成多个数据片段。数据片段的数目取决于存储器裸片的结构且不具限制性。在一些实施例中，数据片段的数目可在2到8的范围内，且在一些实施例中，数据片段的数目可为4。可通过激活对应列选择线(“CSL”)及在存储器裸片之间错调CSL的激活选择性地存取每一数据片段。
图3是示意性地说明根据本技术的实施例的存储器裸片(其可为(例如)连接到共同逻辑裸片230的存储器裸片210a、210b、210c或210d)的示范性实施例的框图。存储器裸片210可包含一或多个库MB(例如，图3的实例中的库MB0到MB7)，且每一库可包含一或多个存储器单元阵列，例如存储器单元阵列350(在本文中也称为“存储器阵列”)。出于清晰及简洁的目的，本说明书的示范性实施例将结合具有一个存储器阵列的库MB0进行描述。然而，所属领域的技术人员应认识到，库MB0到MB7中的每一者都可具有一个以上存储器阵列。存储器阵列350可包含多个字线(WL)、一或多个位线(BL)及布置在字线与位线的相交点处的一或多个存储器单元。字线WL的选择及在字线WL上引入信号电压可由行解码器340结合字线驱动器(未展示)执行。位线BL的选择可由列解码器345执行，列解码器345可使用全局列选择线及/或局部列选择线(图3中未展示)选择适当位线BL。可针对相应位线BL提供感测放大器(SA)，且每一SA可经连接到局部I/O总线对(LIO(T/B))，局部I/O总线对(LIO(T/B))又可经由传输门(TG)(其可用作开关)经耦合到主I/O总线对(MIO(T/B))。
逻辑裸片230可采用多个外部端子以与存储器控制器及/或主机处理器(例如(举例来说)处理器组件204)通信。外部端子可包含耦合到命令总线及地址总线的命令端子及地址端子。命令总线及地址总线可分别接收命令信号(“CMD信号”)及地址信号ADDR。逻辑裸片230可进一步包含接收芯片选择信号CS的芯片选择端子、接收时钟信号CK及CKF的时钟端子、接收数据时钟信号WCK及WCKF的数据时钟端子、数据端子DQ、RDQS、DBI及DMI、电力供应器端子VDD、VSS、VDDQ及VSSQ。
命令端子及地址端子可经供应有来自存储器控制器及/或主机处理器(例如(举例来说)处理器组件204)的地址信号及库地址信号。供应到地址端子的地址信号及库地址信号可经由命令/地址输入电路305传送到(例如)存储器裸片210a到d。举例来说，地址信号及库地址信号可经供应到适当存储器裸片210a、b、c、d中的地址解码器310。地址解码器310可接收地址信号且将经解码行地址信号(XADD)供应到行解码器340，且将经解码列地址信号(YADD)供应到列解码器345。地址解码器310还可接收库地址信号(BADD)且将所述库地址信号供应到行解码器340及列解码器345两者。
逻辑裸片230的命令及地址端子可经供应有来自存储器控制器及/或主机处理器(例如处理器组件204)的CMD信号、地址信号ADDR及芯片选择信号CS。CMD信号可表示来自存储器控制器的各种存储器命令，包含(例如)存取命令，其可包含读取命令及写入命令。选择信号CS可用于选择存储器组件202以响应于提供到命令及地址端子的命令及地址。当有效CS信号被提供到存储器组件202时，可解码命令及地址，且可执行存储器操作。CMD信号可经由逻辑裸片230的命令/地址输入电路305经提供到命令解码器315。命令解码器315可包含解码CMD信号以生成用于执行存储器操作的各种内部信号及命令的处理器316(及/或其它电路)。在一些实施例中，CMD信号可作为内部命令信号ICMD提供到存储器裸片210a、b、c、d中的各种电路。处理器316可执行指令以(及/或其它电路可经配置以)生成行及列命令信号及/或相关联时序信号(例如，与时序生成器335协同)以选择字线及/或位线来执行所期望存储器操作(例如，读取、写入)。当然，生成命令及/或时序信号的处理器/电路系统可定位于存储器组件202的另一组件中，例如(举例来说)地址命令输入电路305及/或外部控制器/处理器。
当发出读取命令且向行地址及列地址及时供应读取命令时，可基于行地址及列地址从存储器阵列350中的适当存储器单元读取数据。读取命令可由命令解码器315接收，命令解码器315可将内部命令提供到输入/输出(I/O)电路360使得读取数据可经由读取/写入放大器模块(WA/DA)355、I/O电路360及读取/写入电路380(下文论述)从数据端子DQ、RDQS、DBI及DMI输出。
当发出写入命令且向行地址及列地址及时供应写入命令时，可根据WCK及WCKF时钟信号将数据供应到数据端子DQ、DBI及DMI。写入命令可由命令解码器315接收，命令解码器315可将内部命令提供到I/O电路360使得写入数据可经由读取/写入电路380(下文论述)由I/O电路360中的数据接收器接收且经由放大器模块355被供应到存储器阵列350。写入数据可基于行地址及列地址被写入到存储器阵列350中的适当存储器单元。写入数据可在由写入延时WL信息定义的时间提供到数据端子。I/O电路360的操作是所属领域的技术人员所知的，且因此，为了简洁起见，将不再论述。
电力供应器端子可经供应有电力供应器电势VDD及VSS。这些电力供应器电势VDD及VSS可经供应到内部电压生成器电路370。内部电压生成器电路370可基于电力供应器电势VDD、VNWL及VSS生成各种内部电势VPP、VOD、VARY、VPERI、VCC、VCCP、VCCP2及类似物。内部电势VPP可用于行解码器340中，内部电势VOD及VARY可用于包含于存储器阵列350中的感测放大器中，且内部电势VPERI可用于许多其它电路块中。
逻辑裸片230的时钟输入电路320可接收外部时钟信号且生成用于存储器组件202中的各种内部时钟信号。举例来说，时钟输入电路320可接收外部时钟信号以生成内部时钟信号对ICLK_T及ICLK_B。内部时钟信号ICLK(T/B)可经供应到内部时钟电路330。内部时钟电路330可基于内部时钟信号ICLK及从命令/地址输入电路305接收到的时钟启用信号CKE提供各种相位及频率可控内部时钟信号。举例来说，内部时钟电路330可包含：时钟路径(图3中未展示)，其接收内部时钟信号ICLK(T/B)且将各种时钟信号提供到各种电路，例如(举例来说)将互补偶数相位时钟信号PCLKE及奇数相位时钟信号PCLKO(统称为“相位时钟信号PCLK(E/O)”或“PCLK(E/O)信号”)提供到命令解码器315、时序生成器335及/或列解码器345。内部时钟电路330可进一步提供输入/输出(IO)时钟信号。IO时钟信号可经供应到输入/输出电路360且可用作用于确定读取数据的输出时序及写入数据的输入时序的时序信号。IO时钟信号可在多个时钟频率下提供使得数据可以不同数据速率从存储器组件202输出及输入到存储器组件202。当期望高存储器速度时，更高时钟频率可为合意的。当期望低功耗时，更低时钟频率可为合意的。在一些实施例中，内部时钟信号ICLK(T/B)可经供应到时序生成器335以生成PCLK(E/O)信号及/或其它各种内部时钟信号。
通常，存储器阵列(例如存储器阵列350)可具有多个列选择线，且列选择线的数目可基于数据总线(例如MIO总线)的带宽及字线WL中的位的数目。举例来说，用1024位字线连接到存储器阵列的128位数据总线可具有8个CSL，其由列存取信号选择性地激活以允许存取存储器单元以用于在存储器单元与数据总线之间传送数据。其它裸片上的对应存储器阵列将具有类似CSL配置。如上文论述，在相关技术系统中，避免数据总线上的数据冲突的一种方法是移位TSV连接路径或使用单裸片配置。然而，在本技术的示范性实施例中，存储器裸片210a到d中的存储器阵列350中的每一者可划分成多个数据片段，且对多个数据片段中的每一者的存取可通过激活对应列选择线来选择性地控制以便不在MIO(T/B)总线上产生数据冲突。因此，虽然相关技术系统的CSL激活整个存储器阵列，但本技术的CSL激活存储器阵列中的数据片段。
举例来说，在一些实施例中，每一存储器阵列350可包含多个CSL，其基于列存取信号控制对存储器阵列350的多个数据片段中的适当数据片段的存取。在示范性实施例中，存储器裸片内及存储器裸片之间的CSL的激活可经控制使得不能同时存取一个数据单元的两个数据片段。如本文中使用，“数据单元”表示其存储器单元连接到数据总线(例如LIO(T/B)总线及/或MIO(T/B)总线)的相同数据线的不同存储器裸片的数据片段。如图4中所见，存储器裸片210a到d中的每一者中的存储器阵列150可划分成四个数据片段A到D。举例来说，来自传感器110a的数据可经划分且存储于一或多个存储器裸片210a到d中的数据片段中。如下文论述，待在指定存储器操作期间传送的数据可使用不包含作为相同数据单元的部分的数据片段的模式存储。
在一些实施例中，可基于对应于每一数据片段A到D的列选择线的激活存取所述数据片段。举例来说，在图4的示范性实施例中，CSL可用于存取相应数据片段A到D。举例来说，一或多个存储器阵列可划分成数据片段A到D，且每一数据片段A到D可分别通过激活CSL410a、410b、410c或410d进行存取。为了清晰起见，仅展示一个存储器裸片中的一个存储器阵列。每一CSL 410a到d表示8个Sub-CSL(例如SCSL0到7)。CSL 410a到d的适当SCSL0到7可基于要存取的所期望存储器单元个别地激活。为了清晰及简洁起见，本发明将参考CSL410a到d的激活，但所属领域的技术人员应认识到，CSL 410a到d的激活意味着适当个别SCSL0到7取决于要存取的存储器单元针对相应CSL 410a到d激活。取决于存储器组件202的结构，CSL 410a到d可为全局列选择线或局部列选择线或两者的某一组合。
如图4中所见，CSL 410a到d经连接到感测放大器，且当激活时，接通要存取的存储器单元的位线BL的对应SA。如果存储器操作是写入操作，那么对应于经激活CSL及经激活WL的LIO(T/B)线的值被写入到所期望存储器单元。如果存储器操作时读取操作，那么对应于由CSL激活的存储器单元及经激活字线WL的存储器单元的值经由开关TG被传送到LIO(T/B)且接着被传送到MIO(T/B)。如图4中所见，总线对MIO(T/B)-A、MIO(T/B)-B、MIO(T/B)-C及MIO(T/B)-D分别连接到CSL 410a到d。
在一些实施例中，存储器组件202的配置使得存储器裸片210a到d的MIO(T/B)总线彼此连接。举例来说，对应于每一存储器裸片210a到d中的CSL 410a的存储器单元可并联连接到MIO(T/B)-A数据总线。即，存储器裸片210a到d的数据片段A属于一数据单元且共享数据总线的相同部分，其在此情况中是MIO(T/B)-A总线。类似地，存储器裸片210a到d的数据片段B到D分别连接到彼此(例如，并联连接到相应MIO(T/B)-B到D总线)以形成数据单元。为了清晰起见，图4中的示范性说明仅展示每一数据片段A到D的两个MIO(T/B)对。然而，每一数据片段A到D可具有32个MIO(T/B)对。
在示范性实施例中，来自不同存储器裸片的CSL可同时被激活以存取并非相同数据单元的部分的不同存储器裸片中的数据片段的存储器单元。CSL使用确保来自给定数据片段的数据被传送到MIO总线(及/或LIO总线)中不同于由其它数据片段使用的部分的部分/通过所述部分传送的激活模式同时激活。举例来说，CSL的激活模式可包含每一存储器裸片210a到d中的至少一个CSL 410a到d的选择以允许同时将数据传送到不同存储器裸片210a到d/从不同存储器裸片210a到d同时传送数据，而且激活模式还确保数据不会被传送到作为相同数据单元的部分的数据片段/从所述数据片段传送。即，CSL的激活模式确保针对数据传送不同时存取存储器裸片210a到d的两个数据片段A、两个数据片段B、两个数据片段C及两个数据片段D。在一些实施例中，为将全部数据都传送到数据片段A到D/从数据片段A到D传送全部数据，可使用多个激活模式以激活CSL同时确保数据不会从作为相同数据单元的部分的数据片段传送。多个激活模式可经实施于在CMD信号周期的至少一部分内分布(散布)的多个阶段中。举例来说，可一次实施多个激活模式中的一者(例如，每阶段一个激活模式)，以在(例如)CMD信号的单个周期期间将全部数据都传送到存储器裸片210a到d的相应存储器阵列350/从存储器裸片210a到d的相应存储器阵列350传送全部数据。激活模式的数目可对应于存储器阵列350被划分成的数据片段的数目。在一些实施例中，多个激活模式中的一或多个模式可为预先确定的，且可被编程到存储器组件202中。多个激活模式在本文中也可统称为“错调式激活模式”。错调式激活模式可在单个CMD信号阶段期间实施。示范性错调式激活模式在表1中提供。
表1
Figure BDA0002545513880000101
如表1中所见，第一列列出存储器裸片，且列2到5列出数据集(例如Data1到4)从其传送/传送到其的数据片段(例如A、B、C或D)。列2到5还列出当执行所述传送时在适当存储器裸片210a到d中激活的列选择线(CSL 410a到d)。每一列2到5表示用于激活在CMD信号周期的相应阶段(例如阶段1到4)期间使用的CSL的激活模式，且激活模式共同地表示在单个CMD信号周期期间实施的错调式激活模式。在激活CSL时使用的激活模式可改变以便同时存取不同存储器裸片中的数据，而不会在数据总线(例如LIO(T/B)及/或MIO(T/B))上引起数据冲突。即，每一阶段(例如阶段1到4)的激活模式使得是相同数据单元的部分的数据片段不会被选择，且接着，下一阶段的激活模式经移位或错调以确保所有数据集(例如Data1到4)都被传送，而在数据总线上无冲突。如上文论述，Data1、Data2、Data3及Data4可表示在单个CMD信号时钟循环周期期间要传送的四个数据集。每一数据集Data1到4可表示来自单独传感器的数据，或四个数据集Data1到4可表示来自单个传感器的数据(或其某一组合)。
为传送数据集(例如Data1到4)，用于激活CSL的列存取信号经分布于CMD信号周期内(在本文中也称为“分布式列存取信号”)。举例来说，在一些实施例中，分布式列存取信号可在CMD信号周期的特定阶段(例如阶段1到4)期间设置(例如，设置到高状态)。另外，基于CMD信号的个别命令信号(在本文中称为“相位命令信号”)可在每一阶段(例如阶段1到4)设置以起始存储器操作(例如，读取或写入)。在一些实施例中，相位命令信号可对应于分布式列存取信号。如表1中所见，数据集Data1可在CMD信号周期的第一传送阶段期间经传送到存储器裸片210a的适当数据片段/从存储器裸片210a的适当数据片段传送。在第一传送阶段中，适当分布式列存取信号经设置以激活存储器裸片210a到d的CSL 410a、d、b、c，且适当相位命令信号在每一存储器裸片210a到d中经设置(例如，设置到高状态)以传送分别存储于存储器裸片210a到d的数据片段A、D、B、C中的数据集Data1。在阶段2到4期间，数据集Data2到4通过起始适当分布式列存取信号、适当相位命令信号如表1中展示那样类似地传送。相位命令信号及分布式列存取信号的时序及生成在下文更详细地论述。
图5是根据本技术的展示相位命令信号序列及分布式列存取信号序列的示范性时序图500。如图5中所见，CMD信号510(在本文中也称为“CMD信号510”)对应于存储器操作(例如，写入或读取)且具有周期tCCD。CMD信号510可为用于读取/写入存储器操作的主命令信号，其是(例如)由处理器组件204(或外部主机处理器)生成。CMD信号510可为由存储器组件202接收到的外部命令信号。在一些实施例中，地址命令输入电路305可基于CMD信号510生成内部ICMD信号，且ICMD信号可用于生成下文论述的相位命令信号及分布式列存取信号。举例来说，在ICMD信号生成之后，接着，地址命令输入电路305可将ICMD信号传输到存储器裸片210a到d中的每一者以用于在每一存储器裸片210a到d中生成相位命令信号及分布式列存取信号。然而，为了清晰起见，下文将参考CMD信号510描述相位命令信号及分布式列存取信号的生成。
如下文进一步论述，在一些实施例中，对存储器阵列350的存储器操作可通过使用多个相位命令信号在周期tCCD内的不同时间执行存储器操作而经分布(散布)于CMD信号周期内。举例来说，相位命令信号CMDa到d可基于CMD信号510，且相位命令信号CMDa到d可用于相应数据片段A到D中的存储器操作。相位命令信号序列(例如，相位命令信号CMDa、CMDb、CMDc、CMDd的顺序)可基于存储器裸片210a到d，及/或可针对每一存储器裸片210a到d有所不同。在一些实施例中，相位命令信号序列是基于激活模式，例如(举例来说)表1的每一列中的激活模式。举例来说，图5展示针对存储器裸片210a的表1的相位命令信号序列：用于阶段1的CMDa信号、用于阶段2的CMDc信号、用于阶段3的CMDb信号且用于阶段4的CMDd信号。为了清晰起见，图5仅展示存储器裸片210a的序列。然而，其它存储器裸片210b到d的序列可类似地遵循表1中展示的激活模式。针对每一存储器裸片210a到d，相位命令信号CMDa到d可基于相位时钟信号PCLK(E/O)的上升及/或下降边缘在CMD信号510的周期tCCD期间生成。相位时钟信号PCLK(E/O)可基于内部时钟信号ICLK(T/B)生成。内部时钟信号ICLK(T/B)可基于由存储器组件202接收的外部时钟信号。
分别用于激活CSL 410a到d的分布式列存取信号CASa、CASb、CASc、CASd可基于CMD信号510生成。在一些实施例中，分布式列存取信号序列是基于激活模式，例如(举例来说)表1中的每一列中的激活模式。举例来说，图5展示针对存储器裸片210a的表1的分布式列存取信号激活序列：CASa信号用于在阶段1中激活CSL 410a、CMDc信号用于在阶段2中激活CSL410c、CMDb信号用于在阶段3中激活CSL 410b且CMDd信号用于在阶段4中激活CSL 410d。为了清晰起见，图5仅展示存储器裸片210a的序列。然而，其它存储器裸片210b到d的序列可类似地遵循表1中展示的激活模式。类似于相位命令信号CMDa到d，分布式列存取信号CASa到d可基于相位时钟信号PCLK(E/O)的上升及/或下降边缘在CMD信号510的周期tCCD期间的不同时间生成。在一些实施例中，列存取信号CASa到d的生成可对应于相位命令信号CMDa到d的生成。在一些实施例中，例如如图5中展示，每一分布式列存取信号CASa到d可与相应相位命令信号CMDa到d同相。在一些实施例中，每一分布式列存取信号CASa到d及相应相位命令信号CMDa到d可为相同信号。
如上文论述，相位时钟信号PCLK(E/O)可基于内部时钟信号ICLK(T/B)在存储器裸片210a到d中的每一者中生成。举例来说，相位时钟信号PCLK(E/O)可在内部时钟电路330、时序生成器335及/或另一电路中生成。在其它实施例中，相位时钟信号PCLK(E/O)可在逻辑裸片230中(及/或在一些其它外部装置中)生成且可经传输到存储器裸片210a到d中的每一者。举例来说，相位时钟信号PCLK(E/O)可基于外部时钟信号CK及CKF在CLK输入电路320中生成。如图5中所见，时钟信号ICLK(T/B)的两个循环可表示相位时钟信号PCLK(E/O)的一个循环。然而，在其它实施例中，时钟信号ICLK(T/B)与相位时钟信号PCLK(E/O)的比可大于2或小于2。在一些实施例中，外部时钟信号CK及CKF可用于生成PCLK(E/O)信号。
如图5中所见，PCLK(E/O)信号的频率可大于CMD信号510的频率。基于CMD信号510及PCLK(E/O)信号，多个相位命令信号可在周期tCCD内生成。举例来说，相位命令信号CMDa到d(在本文中也称为“CMDa到d信号”)及分布式列存取信号CASa到d(在本文中也称为“CASa到d信号”)的生成可为基于PCLK(E/O)信号的上升及/或下降边缘。在一些实施例中，PCLK(E/O)信号的频率可取决于存储器组件202中的存储器裸片的数目。在一些实施例中，CMDa到d信号及/或CASa到d信号的设置(例如，到高状态的改变)可从PCLK(E/O)信号触发。举例来说，CMDa到d信号及/或CASa到d信号的设置可从PCLK(E/O)信号的上升边缘及/或下降边缘触发。在图5的示范性实施例中，CMDa到d信号及CASa到d信号的设置由PCLKE信号的上升边缘或PCLKO信号的上升边缘触发。通过在CMD信号510的周期tCCD期间的不同时间使用PCLK(E/O)信号触发CASa到d信号及CMDa到b信号的设置(例如，变成高状态)，对数据片段A到D的存取及存储器操作可贯穿周期tCCD分布而非同时发生数据集传送。
PCLK(E/O)信号可经同步到CMD信号510，使得当CMD信号510被设置(例如，上升到高状态)，CMD信号510的上升边缘触发偶数相位时钟信号PCLKE也上升到高状态且互补奇数相位时钟信号PCLKO下降到低值。PCLK(E/O)信号可用于在CMD信号510的周期tCCD期间触发每一阶段(例如，表1中的阶段1到4)。举例来说，第一相位命令信号及第一分布式列存取信号的生成可对应于与CMD信号510的上升同步或CMD信号510的上升之后的PCLKE信号的初始上升。参考表1，第一相位命令信号可涉及将数据(例如(举例来说)数据集Data1)传送到存储器裸片210a到d的适当数据片段A到D/从存储器裸片210a到d的适当数据片段A到D传送所述数据，如阶段1列中展示。类似地，存储器裸片210a到d的第一分布式列存取信号可涉及选择对应于阶段1中的适当数据片段A到D的列存取线。在用于阶段1的适当CMD及CAS信号经设置的情况下，数据集Data1可同时被传送到相应存储器裸片210a到d中的数据片段A、D、B、C/同时从相应存储器裸片210a到d中的数据片段A、D、B、C传送。对应于第二、第三及第四阶段(例如，表1中的阶段2到4)的相位命令信号及分布式列存取信号可以类似方式生成，但这些信号的生成分布于周期tCCD内。阶段2到4的相位命令信号及分布式列存取信号可涉及分别将(例如)Data2、Data3及Data4传送到存储器裸片210a到d中的每一者中的适当数据片段A到D(例如，表1中识别的数据片段)/从所述适当数据片段A到D传送(例如)Data2、Data3及Data4。
在一些实施例中，可将要传送的数据集分段到数据部分中，且每一数据部分可经存储于不同存储器裸片中。举例来说，数据集Data1可分段到存储于相应存储器裸片210a到d中的数据片段A、D、B、C中的部分中。阶段1的激活模式确保Data1部分在数据总线上无冲突的情况下被传送，这是因为相应存储器裸片210a到d中的数据片段A、D、B、C不是相同数据单元的部分。类似地，数据集Data2到4可以与表1中展示的激活模式一致的方式分段到部分中且经存储于不同存储器裸片的数据片段中。如图5中所见，相位命令信号及分布式列存取信号可在两个系统时钟循环内设置(例如，设置到高状态)以确保数据传送。然而，相位命令信号及分布式列存取信号被设置为高的系统时钟循环的数目可按需小于两个循环或大于两个循环。
在一些实施例中，每一存储器裸片210a到d中的命令解码器315可经配置以生成相位命令信号及分布式列存取信号。命令解码器315可接收PCLK(E/O)信号且按适当序列为存储器裸片210a到d生成相位命令信号及分布式列存取信号中的每一者。针对存储器裸片210a(参见图5)，相位命令信号及分布式列存取信号序列可对应于(例如)CMDa/CSAa→CMDc/CASc→CMDb/CASb→CMDd/CASd。存储器裸片210b到d(图5中未展示)中的相位命令信号及分布式列存取信号序列的生成可对应于(例如)：针对存储器裸片210b，CMDd/CASd→CMDa/CASa→CMDc/CASc→CMDb/CASb；针对存储器裸片210c，CMDb/CASb→CMDd/CASd→CMDa/CASa→CMDc/CASc；及针对存储器裸片210d，CMDc/CASc→CMDb/CASb→CMDd/CASd→CMDa/CASa。
相位命令信号及分布式列存取信号序列的生成将关于存储器裸片210a给出。如图5中所见，在时间t0(例如，阶段1)，PCLKE信号的上升可设置(例如，在高状态下)CMDa及CASa信号。当CMDa及CASa信号被设置时，数据可传送到数据片段A/从数据片段A传送。举例来说，数据集Data1的部分可传送到存储器裸片210a的数据片段A/从存储器裸片210a的数据片段A传送。当然，与数据传送到存储器裸片210a的数据片段A/从存储器裸片210a的数据片段A传送一起，数据集Data1的其它部分(及/或一些其它数据)可同时传送到其它存储器裸片210b到d中的适当数据片段B、C、D/同时从其它存储器裸片210b到d中的适当数据片段B、C、D传送(例如，参见表1)。
在时间t1(例如，阶段2)，CMDc及CASc信号可在CMDa及CASa信号被设置之后在PCLKO信号的下一上升边缘上设置(例如，设置到高状态)。当CMDc及CASc信号被设置时，数据可传送到数据片段C/从数据片段C传送。举例来说，数据集Data2的部分可传送到存储器裸片210a的数据片段C/从存储器裸片210a的数据片段C传送。当然，与数据传送到存储器裸片210a的数据片段C/从存储器裸片210a的数据片段C传送一起，数据集Data2的其它部分(及/或一些其它数据)可同时传送到其它存储器裸片210b到d中的适当数据片段A、B、D/同时从其它存储器裸片210b到d中的适当数据片段A、B、D传送(例如，参见表1)。
在时间t2(例如，阶段3)，CMDb及CASb信号可在CMDc及CASc信号被设置之后在PCLKE信号的下一上升边缘上设置(例如，设置到高状态)。当CMDb及CASc信号被设置时，数据可传送到数据片段B/从数据片段B传送。举例来说，数据集Data3的部分可传送到存储器裸片210a的数据片段B/从存储器裸片210a的数据片段B传送。当然，与数据传送到存储器裸片210a的数据片段B/从存储器裸片210a的数据片段B传送一起，数据集Data3的其它部分(及/或一些其它数据)可同时传送到其它存储器裸片210b到d中的适当数据片段A、C、D/同时从其它存储器裸片210b到d中的适当数据片段A、C、D传送(例如，参见表1)。
在时间t3(例如，阶段4)，CMDd及CASd信号可在CMDb及CASb信号被设置之后在PCLKO信号的下一上升边缘上设置(例如，设置到高状态)。当CMDd及CASd信号被设置时，数据可传送到数据片段D/从数据片段D传送。举例来说，数据集Data4的部分可传送到存储器裸片210a的数据片段D/从存储器裸片210a的数据片段D传送。当然，与数据传送到存储器裸片210a的数据片段D/从存储器裸片210a的数据片段D传送一起，数据集Data4的其它部分(及/或一些其它数据)可同时传送到其它存储器裸片210b到d中的适当数据片段A、B、C/同时从其它存储器裸片210b到d中的适当数据片段A、B、C传送(例如，参见表1)。在时序图500中，相位命令信号中的每一者之间及分布式列存取信号中的每一者之间的相移是tCCD的12.5％。然而，在其它实施例中，相位命令信号及/或列存取信号中的每一者之间的相移可不同。举例来说，相位命令信号及/或列存取信号可经设置使得阶段1到4对应于tCCD的0％、25％、50％及75％。
图6A说明用于生成图5中展示的相位命令信号CMDa到d的示范性相位命令信号电路600。在一些实施例中，相位命令信号电路600可经安置于存储器装置210a到d中的每一者中。举例来说，相位命令信号电路600可经安置于命令解码器315及/或存储器裸片210a到d中的每一者中的另一电路中。为了清晰起见，关于存储器裸片210a描述相位命令信号电路600。然而，所属领域的技术人员应理解，存储器裸片210b到d中的相位命令信号电路将是类似的。
图6A说明可生成相位命令信号(例如(举例来说)上文论述的CMDa到d信号)的相位命令信号电路600。在一些实施例中，初始相位命令信号600可对应于CMD信号510。在此情况中，相位命令信号电路600不会生成初始相位命令信号，而是仅接收第一相位命令信号，如图6A中展示。举例来说，针对存储器裸片210a，第一相位命令信号CMDa可与CMD信号510一起生成。在一些实施例中，CMDa信号及CMD信号510可与彼此同相，且在一些实施例中，CMDa信号及CMD信号510可为相同信号。类似地，针对其它存储器裸片210b到d，初始相位命令信号可与CMD信号510一起生成或可与CMD信号510相同。相位命令信号电路600可提供对应于存储器裸片的激活模式的相位命令信号序列。举例来说，如图6A中展示，存储器裸片210a可具有如下相位命令信号序列：CMDa→CMDc→CMDb→CMDd。类似地，存储器裸片210b到d(未展示)中的相位命令信号电路可提供对应于存储器裸片210b到d的相应激活模式的相位命令信号，如下：CMDd→CMDa→CMDc→CMDb；CMDb→CMDd→CMDa→CMDc；及CMDc→CMDb→CMDd→CMDa。当然，相位命令序列可不同于上文论述的相位命令序列，只要数据不被传送到同时是相同数据单元的部分的数据片段/不从所述数据片段传送。
如图6A中所见，相位命令信号电路600包含触发器(FF)电路610、620及630。初始相位命令信号CMDa可在另一电路中生成，且与在阶段1处初始化数据片段A中的存储器操作一起，CMDa信号可为到相位命令信号电路600的用于CMDc、b、d信号的生成的输入。举例来说，CMDa信号可经发送到FF电路610的数据输入。FF电路610的时钟输入可接收PLCKO信号，且FF电路610的输出可为用于在阶段2处在数据片段C中起始存储器操作的CMDc信号。FF电路620的数据输入可接收CMDc信号。FF电路620的时钟输入可接收PLCKE信号，且FF电路620的输出可为用于在阶段3处在数据片段B中起始存储器操作的CMDb信号。FF电路630的数据输入可接收CMDb信号。FF电路630的时钟输入可接收PLCKO信号，且FF电路630的输出可为用于在阶段4处在数据片段D中起始存储器操作的CMDd信号。
图6B说明用于生成图5中展示的分布式列存取信号CASa到d的示范性分布式列存取信号电路650。在一些实施例中，分布式列存取信号电路650可经安置于存储器装置210a到d中的每一者中。举例来说，分布式列存取信号电路650可经安置于列解码器345及/或存储器裸片210a到d中的每一者中的另一电路中。为了清晰起见，关于存储器裸片210a描述分布式列存取信号电路650。然而，所属领域的技术人员应理解，存储器裸片210b到d中的分布式列存取信号电路将是类似的。
在一些实施例中，类似于相位命令信号电路600，初始分布式列存取信号可对应于CMD信号510。在此情况中，分布式列存取信号电路650不会生成初始分布式列存取信号，而是仅接收第一分布式列存取信号。举例来说，针对存储器裸片210a，第一分布式列存取信号CASa可与CMD信号510一起生成且由分布式列存取信号电路650接收。在一些实施例中，CASa信号及CMD信号510可与彼此同相，且在一些实施例中，CASa信号及CMD信号510可为相同信号。在一些实施例中，CMDa信号及CASa信号可为相同信号。类似地，针对其它存储器裸片210b到d，初始分布式列存取信号可与CMD信号510同步生成或可与CMD信号510相同或可为与存储器裸片210b到d的相应相位命令信号相同的信号。
分布式列存取信号电路650可提供对应于存储器裸片的激活模式的分布式列存取信号序列。举例来说，如图6B中所见，存储器裸片210a可具有如下分布式列存取信号序列：CASa→CASc→CASb→CASd。类似地，存储器裸片210b到d(未展示)中的分布式列存取信号电路可提供对应于存储器裸片210b到d的相应激活模式的分布式列存取信号，如下：CASd→CASa→CASc→CASb；CASb→CASd→CASa→CASc；及CASc→CASb→CASd→CASa。当然，分布式列存取序列可不同于上文论述的分布式列存取序列，只要数据不被传送到同时是相同数据单元的部分的数据片段/不从所述数据片段传送。
如图6B中所见，分布式列存取信号电路650包含FF电路660、670及680。如上文论述，初始分布式列存取信号CASa可在另一电路中生成，且与在阶段1处在数据片段A中选择CSL 410a一起，CASa信号可为到分布式列存取信号电路650的输入。举例来说，CASa信号可经发送到FF电路660的数据输入。FF电路660的时钟输入可接收PLCKO信号，且FF电路660的输出可为用于在阶段2处选择数据片段C的CSL 410c的CASc信号。FF电路670的数据输入可接收CASc信号。FF电路670的时钟输入可接收PLCKE信号，且FF电路670的输出可为用于在阶段3处选择数据片段B的CSL 410b的CASb信号。FF电路680的数据输入可接收CASb信号。FF电路680的时钟输入可接收PLCKO信号，且FF电路680的输出可为用于在阶段4处选择数据片段D的CSL410d的CASd信号。
参考图5、6A及6B，在点t0(阶段1)，第一相位命令信号CMDa及对应CASa信号经设置(例如，在高状态中)以从数据片段A传送数据集Data1的第一部分/将数据集Data1的第一部分传送到数据片段A。CMDa及CASa信号分别经输入到FF电路610及660，且PLCKO信号是到FF电路610及660的时钟输入。在点t1(阶段2)，在PLCKO信号在其上升边缘上的情况下，FF电路610设置CMDc信号(例如，设置到高状态)且FF电路660设置CASc信号(例如，设置到高状态)。在CMDc及CASc信号经设置的情况下，数据集Data2的第一部分从数据片段C传送/传送到数据片段C。CMDc及CASc信号分别经输入到FF电路620及670，且PLCKE信号是到FF电路620及670的时钟输入。
在点t2(阶段3)，在PLCKE信号在其上升边缘上的情况下，FF电路620设置CMDb信号(例如，设置到高状态)且FF电路670设置CASb信号(例如，设置到高状态)。在CMDb及CASc信号经设置的情况下，数据集Data3的第一部分从数据片段B传送/传送到数据片段B。CMDb及CASb信号分别经输入到FF电路630及680，且PLCKO信号是到FF电路630及680的时钟输入。在点t3，PLCKO信号再次在其上升边缘上，但此时CMDa及CASa信号被复位(例如，复位到低状态)。因此，FF电路610及660分别复位CMDc及CASc信号(例如，复位到低状态)。仍在点t3(阶段4)，在PLCKO信号在其上升边缘上的情况下，FF电路630设置CMDd信号(例如，设置到高状态)且FF电路680设置CASd信号(例如，设置到高状态)。在CMDd及CASd信号经设置的情况下，数据集Data4的第一部分从数据片段D传送/传送到数据片段D。
在点t4，PLCKE信号再次在其上升边缘上，且CMDc及CASc信号被复位(例如，复位到低状态)。因此，FF电路620及670分别复位CMDb及CASb信号(例如，复位到低状态)。在点t5，PLCKO信号再次在其上升边缘上，且CMDb及CASb信号被复位(例如，复位到低状态)。因此，FF电路630及680分别复位CMDd及CASd信号(例如，复位到低状态)。类似错调序列可同时在其它存储器裸片210b到d中执行，只要数据集Data1到4的剩余数据部分不从同时是相同数据单元的部分的数据片段传送。
在上文示范性实施例中，相位命令信号电路600及分布式列存取电路650可经安置于每一存储器裸片中且经配置以具有不同CMD/CAS信号序列(例如，对应于每一存储器裸片的相应激活模式的CMD/CAS信号序列)。然而，不同序列可能需要存储器裸片210a到d之间的不同的硬电路配置，这可使制造复杂化。因此，在本技术的一些示范性实施例中，共同相位命令信号生成电路可由多个存储器裸片使用，且每一存储器裸片可使用相同信号生成电路生成个别CMD信号及/或对应CAS信号。
图7说明生成可传输到每一存储器裸片210a到d以生成个别相位命令信号(例如(举例来说)相位命令信号CMDa到d)且在一些实施例中在每一存储器裸片210a到d的适当激活模式中生成分布式列存取信号CASa到d的共同相位命令信号(例如(举例来说)共同相位命令信号CMD1、CMD2、CMD3及CMD4)的共同相位命令信号电路700。共同相位命令信号电路700的操作类似于上文论述的相位命令信号电路600，且因此，为了简洁起见，将不再重复共同相位命令信号电路700的操作。类似于上文论述的相位命令信号CMDa的生成，第一相位命令信号CMD1可与主命令信号(例如(举例来说)CMD信号510)同相或与所述主命令信号相同。相位命令信号CMD2到CMD4的生成可类似于上文关于相位命令信号CMDb到d描述的内容。在示范性实施例中，共同相位命令信号电路700及用于生成PCLK(E/O)信号的相位时钟发生电路(未展示)可在逻辑裸片230中。举例来说，共同相位命令信号电路700及相位时钟发生电路可为地址命令输入电路305的部分及/或逻辑裸片230中的一些其它电路。从共同相位命令信号电路700输出的共同相位命令信号CMD1到4可经传输到存储器裸片210a到d中的每一者中的错调电路。所述错调电路根据上文针对基于交错式激活模式(例如，表1)从存储器裸片210a到d中的每一者传送数据(例如数据集Data1到4)/传送所述数据到存储器裸片210a到d中的每一者设置个别相位命令信号及/或分布式列存取信号。
图7B说明根据本技术的错调电路的示范性实施例。在一些实施例中，每一存储器裸片可包含连接到共同相位命令信号电路700的输出(例如，使用TSV及/或一些其它连接)的错调电路710。错调电路710可包含对应于存储器阵列中的数个数据片段的多个相位命令信号选择器电路720(在本文中也称为“选择器电路720”)。每一选择器电路720可包含经配置以接受来自共同相位命令信号电路700的共同相位命令信号(例如CMD1到4信号)的一或多个信号输入722。每一选择器电路720可包含经配置以输出所选择的输入信号作为到存储器阵列350中的适当数据片段的个别相位命令信号的输出724。存储器裸片中的每一信号选择器电路720的输出可经配置以连接到不同数据片段使得没有两个选择器电路720连接到相同数据片段。每一选择器电路720还可包含经配置以接受用于配置选择器电路720的程序代码的程序输入726。程序代码配置选择器电路720以选择输入722处的共同相位命令信号中的一者作为传输到输出724的信号。
如图7B中所见，存储器裸片210a到d中的每一者中的错调电路710可包含四个信号选择器电路720a到d。每一选择器电路720a到d可对应于相应存储器裸片210a到d中的数据片段A到D。举例来说，选择器电路720a的输出724可为连接到数据片段A的个别相位命令信号CMDa。类似地，选择器电路720b到d的输出可为分别连接到数据片段B到D的个别相位命令信号CMDb到d。每一选择器电路720a到d可在输入722处(例如，在输入1到4处)接收共同相位命令信号CMD1到4。基于程序代码，每一选择器电路720a到d可选择共同相位命令信号CMD1到4中的一者且输出共同相位命令信号作为个别相位命令信号CMDa到d中的一者。如图7B中所见，输入722处的共同相位命令信号CMD1到4的顺序可在选择器电路720a到d之间改变使得在相同存储器裸片中没有两个选择器电路720a到d具有相同顺序。然而，错调电路710的选择器电路720处的共同相位命令信号的顺序在存储器裸片210a到d之间可为相同的。即，错调电路710在每一存储器裸片210a到d中可为相同的。存储器裸片中的每一选择器电路720a到d的输入722处的共同相位命令信号CMD1到4的顺序的变化可对应于错调式激活模式，例如(举例来说)表1中展示的错调式激活模式。
在一些实施例中，基于在程序输入726处接收的程序代码，每一选择器电路720a到d可经配置以选择适当的共同相位命令信号CMD1到4。选择器电路720a到d的编程及/或输入722处的共同相位命令信号CMD1到4的顺序可经设置使得来自是相同数据单元的部分的存储器裸片210a到d的数据片段在数据从存储器组件202传送/传送到存储器组件202时不会被选择。通过使选择器电路720a到d具有可编程配置而非具有固定配置(例如(举例来说)图6A及6B中的电路)，可针对所有存储器裸片210a到d使用错调电路710的相同电路结构。因此，与错调电路具有不同结构的情况相比，存储器组件202中的存储器裸片210a到d的制造没有那么复杂。在一些实施例中，选择器电路720a到d的编程可在工厂完成。编程可经融合使得一旦经编程选择器电路720a到d就不能被再次编程。在其它实施例中，选择器电路720a到d可为可再次编程的。
在一些实施例中，用于配置选择器电路720a到d的程序代码可基于存储器裸片。举例来说，在一些实施例中，存储器裸片的每一选择器电路720a到d可经编程以选择特定输入，例如(举例来说)输入<1>到<4>中的一者，且将所选择的输入上的传入信号作为个别相位命令信号输出到适当数据片段。举例来说，针对存储器裸片210a，选择器电路720a到d可经编程以选择输入<1>。因此，选择器电路720a可输出输入CMD1信号作为相位命令信号CMDa，选择器电路720b可输出输入CMD2信号作为相位命令信号CMDb，选择器电路720c可输出输入CMD3信号作为相位命令信号CMDc，选择器电路720d可输出输入CMD4信号作为相位命令信号CMDd。类似地，存储器裸片210b中的每一选择器电路720a到d可经编程以选择(例如)输入<2>，存储器裸片210c中的每一选择器电路720a到d可经编程以选择(例如)输入<3>，且存储器裸片210d中的每一选择器电路720a到d可经编程以选择(例如)输入<4>。表2针对图7B的实施例提供示范性选择模式。
表2
Figure BDA0002545513880000201
如表2中所见，每一存储器裸片210a到d的选择器电路720a到d可经配置以选择输入(例如，输入<1>到<4>)中的一者。在阶段1，当CMD1信号被设置时(例如，在高状态下)，存储器裸片210a到d中的每一者中的适当选择器电路720a到d基于错调电路710中的每一者中的选择器电路720a到d是如何被编程的而输出适当个别相位命令信号CMDa到d。举例来说，参考表2，在存储器裸片210a，选择器电路720a到d可经编程以选择输入<1>。因此，一旦编程，选择器电路720a到d的输入<2>到<4>就不被激活且不被使用。因为选择器电路720a到d的输出遵循存储器裸片210a中的所选择的输入<1>，所以CMDa信号将在CMD1信号被设置时设置(例如，在高状态下)，且CMDb、c、d信号将被复位(例如，在低状态下)，这是因为共同相位命令信号CMD2到4将被复位(例如，在低状态下)。在其中选择器电路720a到d经编程以选择输入<2>的存储器裸片210b中，当CMD1信号被设置且CMD2到4被复位时，CMDd信号将被设置而CMDa、b、c信号将被复位。类似地，在其中选择器电路720a到d经编程以选择输入<3>的存储器裸片210c中，当CMD1信号被设置且CMD2到4被复位时，CMDb信号将被设置而CMDa、c、d信号将被复位。最后，在其中选择器电路720a到d经编程以选择输入的存储器裸片210d中，当CMD1信号被设置且CMD2到4被复位时，CMDd信号将被设置而CMDa、b、c信号将被复位。因此，当CMD1信号被设置时，来自存储器裸片210a到d中的不同数据片段A到D的数据被同时传送。如表2及图7A及7B中所见，来自存储器裸片210a到d中的其它数据片段A到D的数据可以类似于其它共同相位命令信号CMD2到4被循序地设置(例如，设置到高状态)的方式传送。
如上文论述，当给定数据片段A到D的个别相位命令信号被设置时，选择适当CSL的对应分布式列存取信号同时也被设置(例如，设置到高状态)。因此，为提供对应CAS信号，存储器组件202可具有CAS信号的错调电路，其类似于错调电路710的内容。举例来说，如图7B中所见，在圆括号内展示对应CAS信号、CASa、CASb、CASc及CASd信号。因为CAS信号的错调电路将类似于CMD信号的错调电路的内容，所以为了简洁起见，省略CAS错调电路的描述。在一些实施例中，CMDa到d信号及CASa到d信号可由相同错调电路生成。在一些实施例中，CMDa到d信号及CASa到d信号可为相同信号，且在此类情况中，可能无需单独CAS错调电路。在表3中展示与CMDa到d信号兼容的CASa到d信号的示范性错调模式。
表3
Figure BDA0002545513880000211
图8A说明(例如)IoT节点120的存储器组件202中的示范性数据布置。举例来说，存储器组件202可为IoT节点120的存储器组件且可存储分别来自(例如)传感器110a到d的数据集Data1到4(参见图1)。在示范性实施例中，如上文论述，每一数据集Data1到4可分成多个数据部分，且相应数据部分可经存储于一或多个存储器裸片的数据片段(例如数据片段A到D)中使得所存储的部分不在是相同数据单元的部分的数据片段中。举例来说，如图8A中所见，数据集Data1可分成四个部分D1a、D1b、D1c及D1d，且每一部分可分别存储于存储器裸片210a、c、d、b中的数据片段中。举例来说，数据部分D1a到d可使用确保数据部分D1a到d不会被存储于是相同数据单元的部分的数据片段中的模式经存储于存储器裸片210a、c、d、b的数据片段A到D中。即，数据部分D1a到d可经存储使得D1a到d中没有两个数据部分在相同数据单元中。如上文论述，每一数据单元可包含共享数据总线(由图8A中的点线表示)的数据片段。举例来说，存储器裸片210a到d中的所有数据片段A可表示第一对应数据片段。类似地，所有数据片段B可表示第二数据单元，所有数据片段C可表示第三数据单元，且所有数据片段D可表示第四数据单元。
在一些实施例中，例如如图8A中所见，数据部分D1a到d及其它数据部分(例如，数据集Data2到4的数据部分)可以对应于表1的错调式激活模式的模式存储于存储器裸片210a到d的数据片段A到D之中。在一些实施例，Data1到4的每一组数据部分在对应于(例如)CMD1到4的CMD信号周期tCCD的相应阶段1到4期间可单独传送。举例来说，用方形符号展示数据部分D1a到d以指示数据在CMD1信号阶段期间传送到相应数据片段/从相应数据片段传送。如图8A中所见，数据部分D1a可经存储于存储器裸片210a的数据片段A中，数据部分D1b可经存储于存储器裸片210c的数据片段B中，数据部分D1c可经存储于存储器裸片210d的数据片段C中，且数据部分D1d可经存储于存储器裸片210b的数据片段D中。在CMD1信号期间，数据部分D1a、D1b、D1c及D1d分别经由TSV A到D同时传送到逻辑裸片230，且到(例如)处理器组件204。类似地，数据集Data2到4，其可为来自(例如)传感器110b到d的数据，可划分成多个部分，例如(举例来说)D2a到d、D3a到d及D4a到d。类似于数据部分D1a到d，数据部分D2a到d、D3a到d及D4a到d可使用对应于表1的错调式激活模式的激活模式经存储于存储器裸片210a到d的数据片段A到D中。用圆形符号展示数据部分D2a到d以指示数据在CMD2信号阶段期间传送到相应数据片段/从相应数据片段传送。在CMD2信号期间，数据部分D2a、D2b、D2c及D2d分别经由TSV A到D同时传送。类似地，分别用三角形及菱形符号展示D3a到d及D4a到d以指示数据在CMD3及CMD4信号阶段期间传送。在CMD3及CMD4信号期间，数据集Data3及Data4的相应数据部分经由TSV A到D同时传送。当然，数据部分可使用其它模式经存储于数据片段中，只要数据部分不同时从相同数据单元传送/传送到相同数据单元。
如上文论述，数据集Data1到4可经由LIO(T/B)及/或MIO(T/B)总线(由点线表示)使用TSV A到D从逻辑裸片230传送/传送到逻辑裸片230。举例来说，数据部分D1a到d可在CMD1(阶段1)期间经由TSV A到D同时传送。因为数据部分D1a到d被同时传送，所以每一数据部分D1a到d经由不同TSV传送，例如(举例来说)分别经由TSV A到D传送。类似地，每一组数据部分D2a到d、D3a到d及D4a到d在相应CMD2到4(阶段2到4)期间可使用TSV A到D同时传送。如图8B中所见，CMD信号510的每个周期tCCD都可传送四个数据集Data1、Data2、Data3及Data4。相比来说，使用单裸片类型配置或使用TSV移位配置的相关技术系统在CMD信号510的每个周期tCCD仅可传送一个数据集，例如Data1、Data2、Data3或Data4。
图9A展示具有对应放大器/驱动器的存储器阵列的块布局图。图9A说明具有多个存储器阵列350的存储器裸片210的区段。在一些实施例中，存储器阵列350可经安置于相同库及/或不同库MB0到7上。标记为“作用区”的存储器阵列350对应于由行解码器340存取的行。如上文论述，代替如在相关技术系统中的一个列选择线，列选择线经划分成(例如)四个部分CSL 410a到d。基于地址信号ADDR，CSL 410a到d中的一者由列解码器345激活以允许存取作用区中的所期望数据片段A到D。到所选择的数据片段A到D/来自所选择的数据片段A到D的数据使用对应MIO(T/B)总线传送。如图9A中所见，读取/写入放大器模块355可包含连接到MIO(T/B)总线的一或多个放大器模块。举例来说，读取/写入放大器模块355可包含四个放大器模块355a到d。每一放大器模块355a到d可经连接到32个MIO(T/B)总线，其对应于数据片段A到D。举例来说，针对数据片段A，放大器模块355a可经连接到32个MIO(T/B)总线。放大器模块355a可接收CMDa信号以传送数据部分Dxa(其中x对应于数据集，且存储器裸片中的数据布局可为(例如)图8A中的数据布局)。类似地，针对数据片段B到D，放大器模块355b到d可分别经连接到32个MIO(T/B)总线。放大器模块355b到d可接收CMDb到d信号以传送数据部分Dxb到Dxd(例如，参见图8A中的数据布局)。针对读取操作，放大器模块355a到d可包含进一步放来自感测放大器SA的数据信号的读取放大器。针对写入操作，放大器模块355a到d可包含写入放大器/驱动器以将MIO(T/B)总线电压设置在用于将数据写入到适当存储器单元的适当电平下。放大器模块355a到d中的每一者可经连接到电力总线356，其供应操作放大器模块355a到d所需的电压/电流。
如上文论述，放大器模块355a到d接收CMDa到d信号及指定用于相应数据片段A到D的对应数据部分Dxa到d。当数据片段A到D的CMDa到d信号被设置为有效时，放大器模块355a到d中的适当读取或写入电路基于CMDa到d信号是用于将数据写入到存储器单元还是从存储器单元读取数据而接通。在仅包含存储器阵列的一个列选择线的相关技术系统中，在给定命令信号上切换的数据位的数目可导致峰值功率问题。然而，通过将列存取线划分成多个列选择线(例如CSL 410a到d)及在CMD信号的周期tCCD内分布CSL的激活，如上文论述，由放大器模块汲取的功率散布于周期tCCD内，这会降低在任何给定放大器模块上汲取的峰值功率。另外，可改变激活CSL 410a到d的CAS信号的错调式激活模式以减少电力总线上的噪声。使用其中邻近放大器模块355在阶段(例如阶段1到阶段2)之间循序地接通的激活模式会在电力总线上引起噪声。为减轻噪声，用于激活CSL的错调式激活模式可使得邻近彼此的放大器模块，例如(举例来说)放大器模块355a及355b或放大器模块355c及355d，在阶段之间不会循序地接通。可帮助减少电力总线上的噪声的CSL的示范性激活序列可对应于表1的错调式激活模式。举例来说，放大器模块355可如下那样接通：放大器模块355a(CSL 410a)、放大器模块355a(CSL 410c)、放大器模块355a(CSL 410b)及放大器模块355a(CSL 410d)。当然，可使用其它序列来确保邻近放大器模块355a到d不会被循序地接通。
图9B展示具有对应放大器/驱动器的存储器阵列的另一块布局图。图9B中的存储器阵列的布局与图9A的存储器阵列的布局的不同之处在于：存储器阵列350’使用512位数据总线而非图9A中的存储器阵列350的256位数据总线。如图9B中所见，每一CSL对应于分别连接到放大器模块355的两组32位MIO(T/B)总线。举例来说，CSL 410a包含分别连接到放大器模块355a及355a’的两个32位MIO(T/B)总线。类似地，CSL 410b到d各自包含分别连接到355b、b’、355c、c’及355d、d’的两个32位MIO(T/B)总线。因此，尽管每一数据片段A到D都具有两个放大器模块，但当相位命令信号(例如CMDa到d信号)经设置以传送指定用于相应数据片段A到D的对应数据部分Dxa到d时两个放大器模块将一起工作。
图10A及10B分别说明用于读取及写入操作的电路的简化框图。图10A说明用于使用适当TSV连接读取存储于存储器裸片中的数据的读取电路1000。举例来说，读取电路1000可使用TSV A到D连接(参见图8A)读取存储于存储器裸片210a到d中的Data1到4(其可对应于来自IoT 110a到d的数据)。TSV A到D连接可对应于(例如)连接到每一存储器裸片210a到d的IO电路360的MIO(T/B)数据总线。读取电路1000可为逻辑裸片230中的读取/写入电路380的部分，且可连接到每一存储器裸片210a到d的IO电路360(参见图3)。当发出读取CMD信号时，一或多个数据集(例如Data1到4)的数据部分被读取且传送到TSV。举例来说，如上文论述，数据部分D1a到d，其对应于Data1，可在阶段1期间同时从相应存储器裸片210a到d读取且传送到TSV A到D。类似地，数据部分D2a到d、D3a到d及D4a到d可分别在阶段2到4期间读取，如上文论述。
如上文论述，读取电路1000可经配置以读取在TSV A到D上呈现的数据且将所述数据传送到(例如)DQ数据端子。举例来说，如图10A中所见，读取电路1000可具有多个数据锁存器电路1010、1012、1014、1016，其中每一数据锁存器电路具有对应于MIO(T/B)总线的每一位线的多个FF电路(例如，MIO(T/B)可为128位总线或另一位大小总线)。如下文论述，数据锁存器电路1016可具有对应于来自数据锁存器电路1010、1012及1014的输出数据的额外FF电路。为了清晰起见，展示仅具有一个FF电路的数据锁存器电路1010、1012、1014及1016。然而，所属领域的技术人员应认识到，数据锁存器电路中的FF电路的数目将取决于输入数据线的数目。
到数据锁存器电路1010的数据输入可接收数据集Data1，且到数据锁存器电路1010的时钟输入可接收时钟信号RD1，其可对应于在如上文论述的阶段1周期期间生成的CMD1信号。时钟信号RD1可与CMD1信号同步(在一些实施例中，为与CMD1信号相同的信号)，或RD1信号可基于在从数据片段读取Data1时的读取延时而延迟。类似地，到数据锁存器电路1012及1014的数据输入可分别接收数据集Data2及Data3。到数据锁存器电路1012及1014的时钟输入可分别接收时钟信号RD2及RD3。类似于RD1信号，RD2及RD3信号可分别对应于在如上文论述的阶段2及阶段3周期期间生成的CMD2及CMD3信号。时钟信号RD2及RD3可分别与CMD2及CMD3信号同步(在一些实施例中，视情况为与CMD2或CMD3信号相同的信号)，或RD2及RD3信号可基于在从数据片段读取时的读取延时而延迟。
如图10A中所见，到数据锁存器电路1016的数据输入可接收数据集Data4及数据锁存器电路1010、1012及1014的输出。到数据锁存器电路1016的时钟输入可为RD4，其可对应于在如上文论述的阶段4周期期间生成的CMD4信号。时钟信号RD4可与CMD4信号同步(例如，在一些实施例中，可为与CMD4信号相同的信号)，或RD4信号可从CMD4信号延迟以将在从数据片段读取Data4时的读取延时考虑在内。在一些实施例中，数据锁存器电路1016与数据锁存器电路1010、1012及1014相同且单独数据锁存器电路可接收数据锁存器电路1010、1012、1014及1016的输出。
如上文论述，相位命令信号CMDa到d及分布式列存取信号CASa到d可在CMD信号510的每一阶段(例如阶段1到4)期间读取适当数据集(例如Data1到4)且将所述数据集传送到TSV连接。在每一阶段(例如阶段1到4)期间，TSV连接上呈现的数据及时地由读取电路1000读取且传送到DQ端子。举例来说，在RD1信号的上升边缘(或下降边缘)上，数据锁存器电路1010可在阶段1期间从TSV A到D读取数据集Data1值且输出对应于数据集Data1的经锁存值Data1_lat。类似地，在RD2的上升边缘(或下降边缘)上，数据锁存器电路1012可在阶段2期间从TSV A到D读取数据集Data2值且输出对应于数据集Data2的经锁存值Data2_lat。在RD3信号的上升边缘(或下降边缘)上，数据锁存器电路1014可在阶段3期间从TSV A到D读取数据集Data3值且输出对应于数据集Data3的经锁存值Data3_lat。最后，在RD4的上升边缘(或下降边缘)上，数据锁存器电路1016可在阶段4期间从TSV A到D读取数据集Data4值且从数据锁存器电路1010、1012、1014的输出读取经锁存数据。数据锁存器电路1016的输出是Dout，其对应于数据集Data1、Data2、Data3及Data4的值。Dout可经传输到逻辑裸片230的DQ数据端子以由(例如)处理器组件202及/或另一装置使用。
图10B说明用于将数据Din传送到MIO(T/B)数据总线的TSV连接中的写入电路1050。来自DQ数据端子的数据经提供到写入电路1050的输入作为数据Din。到写入电路1050的时钟输入可为WR时钟信号。时钟信号WR可与CMD1信号同步，且在一些实施例中，可与CMD1信号相同。写入电路1050可为取决于数据线的数目具有多个FF电路的数据锁存器电路。然而，为了清晰起见，写入电路1050仅展示一个FF电路。写入电路1050可为逻辑裸片230中的读取/写入电路380的部分且可连接到每一存储器裸片210a到d的IO电路360(参见图3)。
如上文论述，相位命令信号CMDa到d及分布式列存取信号CASa到d可在CMD信号510的每一阶段(例如阶段1到4)期间将使可用于TSV连接上的数据集(例如Data1到4)写入到存储器裸片(例如存储器裸片210a到d)中的每一者中的适当数据片段(例如，数据片段A到D)。在每一阶段(例如阶段1到4)期间，DQ端子处的数据Din可及时由写入电路1050写入到TSV。举例来说，在WR时钟循环的上升边缘(或下降边缘)上，写入电路1050可在(例如)阶段1期间从在写入电路1050的输入处接收的DQ端子读取Din值且输出经锁存值Data1_lat、Data2_lat、Data3_lat及Data4_lat。在一些实施例中，每一经锁存值Data1_lat、Data2_lat、Data3_lat及Data4_lat可经划分成数据部分(例如，D1a到d、D2a到d、D3a到d及D4a到d)中且经多路复用(未展示)使得一组适当数据部分(例如，D1a到d、D2a到d、D3a到d及D4a到d)可在CMD信号510的适当阶段1到4期间用于在TSV A到D处进行写入操作。举例来说，Data1可经划分成数据部分D1a、D1b、D1c及D1d且使其在阶段1期间分别可用于TSV A到D处的写入操作。类似地，Data2到4可经划分且使其在阶段2到4期间可用于TSV A到D处的写入操作。
图11说明数据集Data1、Data2、Data3及Data4到存储器裸片210a到d的写入操作的示范性时序图1100。如图11中所见，数据集在阶段1到4期间基于共同相位命令信号CMD1、CMD2、CMD3及CMD4(上文论述)传送。此示范性实施例中的相位命令信号中的每一者之间的相移可为tCCD的25％。举例来说，阶段1的CMD1信号可与CMD信号510(参见图5)同相(例如，0％相移，例如，在t＝0)，阶段2的CMD2信号可从所述CMD信号相移25％(例如，在t＝1/4tCCD)，阶段3的CMD3信号可从所述CMD信号相移50％(例如，在t＝1/2tCCD)，且阶段4的CMD4信号可从所述CMD信号相移75％(例如，在t＝3/4tCCD)。在一些实施例中，每一CMD1到4可对应于存储器裸片210a到d中的个别相位命令信号CMDa到d及分布式列存取选择信号CASa到d，如表2及3中展示且如上文论述。为了清晰起见，在时序图1100中未展示个别相位命令信号及分布式列存取信号。
如时序图1100中所见，在t0或在t0之前，针对到所期望存储器单元的写入操作，可使数据集Data1(数据部分D1a、D1b、D1c、D1d)在TSV A到D(其可为MIO(T/B)及/或LIO(T/B)总线的部分)上可用。在时间t0(例如，阶段1)，CMD1信号可经设置(例如，设置到高状态)以激活适当CSL，如上文论述。举例来说，参考图4及表1，在t0，存储器裸片210a中的CSL 410a可经激活，存储器裸片210b中的CSL 410d可经激活，存储器裸片210c中的CSL 410b可经激活，且存储器裸片210d中的CSL 410c可经激活。如上文论述，激活CSL提供对适当数据片段A到D中的所期望存储器单元的存取，且TSV A到D连接上的适当数据部分D1a、D1b、D1c、D1d的值可经写入到数据片段A到D。举例来说，参考图8A及表1，在阶段1期间，D1a可经写入到存储器裸片210a的数据片段A，D1b可经写入到存储器裸片210c的数据片段B，D1c可经写入到存储器裸片210d的数据片段C，且D1d可经写入到裸片210b的数据片段D。
在t1或在t1之前(例如，阶段2)，针对到所期望存储器单元的写入操作，可使数据集Data2(数据部分D2a、D2b、D2c、D2d)在TSV A到D上可用。在时间t1，可设置CMD2信号(例如，设置到高状态)以激活适当CSL，如上文论述。举例来说，参考图4及表1，在t1，可激活存储器裸片210a中的CSL 410c，可激活存储器裸片210b中的CSL410a，可激活存储器裸片210c中的CSL 410d，且可激活存储器裸片210d中的CSL 410b。参考图8A及表1，在阶段2期间，可将D2a写入到存储器裸片210b的数据片段A，可将D2b写入到存储器裸片210d的数据片段B，可将D2c写入到存储器裸片210a的数据片段C，且可将D2d写入到存储器裸片210d的数据片段D。
在t2或在t2之前(例如，阶段3)，针对到所期望存储器单元的写入操作，可使数据集Data3(数据部分D3a、D3b、D3c、D3d)在TSV A到D上可用。在时间t2，可设置CMD3信号(例如，设置到高状态)以激活适当CSL，如上文论述。举例来说，参考图4及表1，在t2，可激活存储器裸片210a中的CSL 410b，可激活存储器裸片210b中的CSL 410c，可激活存储器裸片210c中的CSL 410a，且可激活存储器裸片210d中的CSL410d。参考图8A及表1，在阶段3期间，可将D3a写入到存储器裸片210c的数据片段A，可将D3b写入到存储器裸片210a的数据片段B，可将D3c写入到存储器裸片210b的数据片段C，且可将D3d写入到存储器裸片210d的数据片段D。
在t3或在t3之前(例如，阶段4)，针对到所期望存储器单元的写入操作，可使Data4(数据部分D4a、D4b、D4c、D4d)在TSV A到D上可用。在时间t3，CMD4信号可经设置(例如，设置到高状态)以激活适当CSL，如上文论述。举例来说，参考图4及表1，在t3，可激活存储器裸片210a中的CSL 410d，可激活存储器裸片210b中的CSL 410b，可激活存储器裸片210c中的CSL410c，且可激活存储器裸片210d中的CSL 410a。参考图8A及表1，在阶段4期间，可将D4a写入到存储器裸片210d的数据片段A，可将D4b写入到存储器裸片210b的数据片段B，可将D4c可经写入到存储器裸片210c的数据片段C，且可将D4d写入到存储器裸片210a的数据片段D。
在时间tCCD，过程重复直到所有所期望数据都被写入到适当存储器单元。为了清晰起见，未展示读取时序图，但所属领域的技术人员应理解，所述时序将是类似的，但其中数据是从存储器单元读取且被传送到适当TSV A到D连接。如时序图1100中所见，针对每一周期tCCD，与相关技术存储器装置中的一次数据传送相比，执行了四次数据传送。因此，本发明的示范性实施例可实现比相关技术存储器装置更高的处理量(例如，所述处理量的四倍)。另外，如与相关技术系统相比，放大器模块不需要更高电压来限制IR电压降且减少了电力总线上的噪声。
尽管已参考揭示的实施例描述了本发明，但所属领域的技术人员应认识到，可在形式及细节方面做出改变而不会背离本发明。即，本发明的实施例的上文详细描述不希望是详尽的或将本技术限于上文揭示的精确形式。尽管上文出于说明目的描述了本技术的特定实施例及实例，但相关领域的一般技术人员应认识到，各种等效修改在本技术的范围内是可能的。举例来说，本文中描述的各种实施例可经组合以提供另外实施例。此类修改完全在所属领域的一般技术人员的技术范围内。因此，本发明只受所附权利要求书限制。
从前述内容，应了解，本文中出于说明目的描述了本技术的特定实施例，但未详细展示或描述众所周知的结构及功能以避免不必要地模糊本技术的实施例的描述。在上下文准许的情况下，单数或复数术语也可分别包含复数或单数术语。此外，除非将词“或”明确限制到表示参考两个或两个以上项目的列表从其它项目排除的单个项目，否则应将此列表中的“或”的使用解译为包含(a)列表中的任何单个项目、(b)列表中的全部项目或(c)列表中项目的任何组合。另外，贯穿全文使用术语“包括”、“包含”及“具有(having/with)”意味着包含至少所述特征使得不排除任何更大数目个相同特征及/或额外类型的其它特征。
处理装置(例如，处理器116及/或另一处理器/控制器)表示一或多个通用处理装置，例如微处理器、中央处理单元或类似物。更特定来说，处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的一处理器或实施指令集组合的多个处理器。处理装置(例如，处理器组件204及/或另一控制器)也可为一或多个专用处理装置，例如专用集成电路(ASIC)、芯片上系统、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器或类似物。处理装置(例如，处理器组件204及/或另一控制器)经配置以执行用于执行本文中论述的操作及步骤的指令。
其上存储体现本文中描述的方法论或功能中的任一或多者的一或多组指令或软件的机器可读存储媒体(也称为计算机可读媒体)。机器可读存储媒体可为(例如)存储器组件202或另一存储器装置。术语“机器可读存储媒体”应理解为包含单个媒体或存储一或多组指令的多个媒体。术语“机器可读存储媒体”也应理解为包含能够存储或编码由机器执行的一组指令且引起机器执行本发明的方法论中的任一或多者的任何媒体。术语“机器可读存储媒体”应相应地理解为包含(但不限于)固态存储器、光学媒体及磁性媒体。
已依据对计算机存储器内的数据位的操作的算法及/或符号表示呈现前述详细描述的一些部分。这些算法描述及表示是由数据处理领域的技术人员用以向所属领域的其它技术人员最有效地表达其工作实质的方式。算法在本文且通常被设想为导致所期望结果的自相一致的操作序列。操作是需要物理操纵物理量的操作。通常，但不是必须的，这些量采取能够被存储、组合、比较及以其它方式操纵的电或磁性信号的形式。已证明，有时由于习惯用法将这些信号称为位、值、元素、符号、字符、项、数字或类似物是方便的
然而，应记住，所有这些及类似术语都应与适当物理量相关联，且仅仅是应用于这些量的方便标签。本发明可涉及计算机系统或类似电子计算装置的动作及过程，所述计算机系统或类似电子计算装置操纵表示为计算机系统的寄存器及存储器内的物理(电子)量的数据并将所述数据转换成类似地表示为计算机系统存储器或寄存器或其它此类信息存储系统内的物理量的其它数据。
本发明还涉及用于执行本文中的操作的设备。此设备可出于预期目的专门构造，或其可包括由存储于计算机中的计算机程序选择性地激活或重新配置的通用计算机。此计算机程序可经存储于计算机可读存储媒体中，例如(但不限于)任何类型的磁盘(包含软盘、光盘、CD-ROM及磁光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁或光卡或适于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。
本文中呈现的算法及显示器并不固有地与任何特定计算机或其它设备相关。各种通用系统可结合根据本文中的教示的程序使用，或可证明构造更专门的设备来执行方法是方便的。用于各种这些系统的结构将如下文描述中陈述那样出现。另外，本发明不参考任何特定编程语言进行描述。应了解，多种编程语言可用于实施本文中所描述的本发明的教示。
本发明可经提供作为计算机程序产品或软件，其可包含具有其上存储有指令的机器可读媒体，所述指令可用于编程计算机系统(或其它电子装置)以执行根据本发明的过程。机器可读媒体包含用于存储呈可由机器(例如计算机)读取的形式的信息的任何机构。在一些实施例中，机器可读(例如计算机可读)媒体包含机器(例如计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器装置等。
还应了解，可做出各种修改而不会偏离本发明。举例来说，所属领域的一般技术人员应理解，本技术的各种组件可进一步经划分成子组件，或本技术的各种组件及功能可组合及集成。另外，特定实施例的上下文中描述的本技术的某些方面也可组合于其它实施例中或在其它实施例中消除。此外，尽管已在新技术的某些实施例的上下文中描述了与那些实施例相关联的优点，但其它实施例也可展现此类优点，且并非所有实施例都必须需要展现此类优点以落于本技术的范围内。因此，本发明及相关联技术可涵盖未明确展示或描述的其它实施例。

Claims (23)

1.一种设备，其包括：
多个存储器裸片，每一存储器裸片具有：
至少一个存储器单元阵列，其经划分成可选择性地存取的多个数据片段，及
错调电路，其经配置以从多个共同命令信号选择共同命令信号且经配置以设置列存取信号或个别命令信号中的至少一者，所述列存取信号基于所述共同命令信号及所述个别命令信号选择要存取的数据片段以对所选择的数据片段执行对应于所选择的共同命令信号的存储器操作；
数据总线，其连接所述至少一个存储器单元阵列中的每一者以形成多个数据单元，每一数据单元包含来自每一存储器单元阵列的数据片段，其中每一数据单元中的所述数据片段并联连接到所述数据总线且使用所述数据总线的相同线；及
命令信号电路，其连接到所述多个存储器裸片中的每一错调电路且经配置以生成所述多个共同命令信号，
其中所述错调电路进一步经配置使得所述所选择的数据片段不是相同数据单元的部分。
2.根据权利要求1所述的设备，其进一步包括输入输出电路，所述输入输出电路同时将数据传送到所述所选择的数据片段或同时从所述所选择的数据片段传送数据。
3.根据权利要求1所述的设备，其中所述命令信号电路接收主命令信号且基于所述主命令信号生成所述多个共同命令信号，每一共同命令信号在所述主命令信号的不同相位设置，且
其中所述多个存储器裸片中的每一者中的不同数据片段是针对所述主命令信号的每一相位选择。
4.根据权利要求1所述的设备，其中每一错调电路包含分别对应于所述多个数据片段的多个选择器电路，每一选择器电路具有分别接收所述多个共同命令信号中的一者的多个输入连接及选择用于存取的对应数据片段的输出，
其中每一选择器电路经配置以选择在经预先确定输入连接处接收到的信号，且
其中用于所述错调电路中的所述选择器电路中的每一者处的所述输入连接的所述多个共同命令信号的顺序是不同的。
5.根据权利要求4所述的设备，其中所述错调电路中的每一者的所述选择器电路处的所述共同命令信号顺序在存储器裸片之间是相同的。
6.根据权利要求4所述的设备，其中所述经预先确定输入连接基于程序代码经指定用于每一选择器电路，且
其中所述经预先确定输入连接针对错调电路中的每一选择器电路是相同的。
7.根据权利要求6所述的设备，其中所述经预先确定输入连接在错调电路之间是不同的。
8.根据权利要求3所述的设备，其中每一存储器裸片进一步包含对应于所述多个数据片段的多个放大器模块，每一放大器模块具有写入驱动器、读取放大器或两者，且
其中每一错调电路经配置以选择其放大器模块未邻近彼此安置于所述主命令信号的连续相位之间的电力总线上的数据片段。
9.根据权利要求3所述的设备，其中要传送的数据集被分成数据部分且所述数据集的每一数据部分被存储于单独存储器裸片中，且
其中所述数据集的所述数据部分在所述主命令信号的单个阶段期间同时传送。
10.根据权利要求1所述的设备，其中每一存储器裸片经配置使得所述多个数据片段中的每一数据片段具有对应列选择线，且
其中选择要存取的所述数据片段包含使用所述列存取线激活所述对应列选择线。
11.根据权利要求1所述的设备，其中所述列存取线信号及所述个别命令信号同时生成。
12.根据权利要求3所述的设备，其中所述主命令信号对应于在所述设备外部生成的读取请求或写入请求中的一者。
13.根据权利要求3所述的设备，其中由所述命令信号电路生成的所述共同命令信号的数目在数目上等于所述数据片段。
14.根据权利要求11所述的设备，其中所述数据片段数目可在2到8的范围内。
15.根据权利要求1所述的设备，其中所述错调电路经配置以输出所述列存取信号及所述个别命令信号。
16.根据权利要求1所述的设备，其中所述多个存储器裸片以堆叠式配置布置。
17.根据权利要求16所述的设备，其中所述设备是高带宽存储器装置或宽I/O存储器装置中的一者。
18.一种设备，其包括：
第一存储器裸片，其包含至少部分划分成第一数据片段及第二数据片段的第一存储器单元阵列；
第二存储器裸片，其与所述第一存储器裸片堆叠，所述第二存储器裸片包含至少部分划分成第三数据片段及第四数据片段的第二存储器单元阵列；
第一数据总线，其共同耦合到所述第一存储器裸片的所述第一数据片段及所述第二存储器裸片的所述第三数据片段；及
第二数据总线，其共同耦合到所述第一存储器裸片的所述第二数据片段及所述第二存储器裸片的所述第四数据片段；
其中所述第一存储器裸片经配置以当所述第二存储器裸片将存储器数据从所述第四数据片段传送到所述第二数据总线时将存储器数据从所述第一数据片段传送到所述第一数据总线。
19.根据权利要求18所述的设备，其中所述第二存储器裸片经配置以当所述第一存储器裸片经配置将存储器数据从所述第二数据片段传送到所述第二数据总线时将存储器数据从所述第三数据片段传送到所述第一数据总线。
20.根据权利要求19所述的设备，其中所述第一及第二存储器裸片经配置使得所述存储器数据从所述第二数据片段的所述传送在所述存储器数据从所述第一数据片段的所述传送之后完成。
21.根据权利要求20所述的设备，其中所述第一及第二存储器裸片经配置使得所述第一及第二数据片段的所述传送在单个命令信号周期的不同相位执行。
22.根据权利要求18所述的设备，其中所述第一存储器裸片包含安置于电力总线上的对应于所述第一数据片段的第一放大器模块及安置在所述电力总线上的对应于所述第二数据片段的第二放大器模块，且
其中所述第一放大器模块未邻近所述第二放大器模块安置于所述电力总线上。
23.根据权利要求18所述的设备，其中所述设备是高带宽存储器装置或宽I/O存储器装置中的一者。
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