CN112385037A - 半导体器件子组件 - Google Patents

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Abstract

本文公开了一种半导体器件子组件，该半导体器件子组件包括：多个第一类型的半导体单元，多个第二类型的半导体单元；多个导电块，该多个导电块可操作地与多个半导体单元耦合，导电可延展层，该导电可延展层可操作地与多个导电块耦合，其中，多个导电块位于导电可延展层与多个半导体单元之间。在使用中，该多个导电块中的至少一些被配置成当预定压力被施加到半导体器件子组件时，在导电可延展层上施加压力。至少一个第二类型的半导体单元被配置成承受大于阈值压力的施加压力。

Description

半导体器件子组件
技术领域
本公开涉及一种半导体器件子组件。
背景技术
各个半导体芯片可以在单一压力接触外壳内并联连接，以提供包含多芯片的单一器件，该单一器件具有理想地是包含在外壳内的所有芯片的能力之和的电流处理能力。
为了多芯片器件的最佳性能，必须满足以下要求：
-跨越每个芯片以及在芯片之间的压力分布应该是均匀的。
-所施加的压力应该在限定的操作范围内。
WO/2017/220955演示了一种多芯片半导体器件子组件，该多芯片半导体器件子组件包括与每一个半导体单元对齐的盘簧的堆叠体，使用内部支撑框架来限制盘簧的位移，并且使用具有多个通孔以及平坦的、可延伸的导电膜片的圆盘来提供盘簧的电流旁路。这在图1中示出。
在操作期间，半导体芯片中耗散的功率使其变热。芯片具有用于安全操作的限定的最高温度。因此，在典型的应用中，必须对芯片进行冷却以确保将其保持在安全温度范围内。通过主电极的传导从芯片吸取热量。可以使用液体冷却散热器将热量传递到液体冷却剂，或者使用空气冷却散热器将热量传递到空气。
按照WO/2017/220955中所示的器件，仅通过一个与半导体单元直接压力接触的电极可以实现显著的热传递。图2中示出了这种热传递50。使用盘簧的堆叠体(其对于确保压力均匀性是至关重要的)可以将芯片与器件的弹簧支撑侧上的主电极之间的热传递效率降低到在这个方向上的热传递被认为是可忽略的程度。WO/2017/220955还演示了替代性的器件，其中省略了盘簧，而是将膜片设计成用作弹簧机构。
从芯片到器件的主电极的热量传递的效率决定了芯片中可以耗散的功率量。盘簧堆叠体或弹性膜片的存在意味着热量仅能通过器件的无弹簧侧50被吸取。
典型的高功率单一芯片压力接触半导体器件(例如，晶闸管)不使用盘簧堆叠体，而是在器件的两侧上使用固体电极17、18(如图3所示)。这允许从芯片到两个主电极的热传递。
传统的多芯片压力接触半导体器件采用类似的方法，以允许热量传递到两个主电极，如图4所示。然而，以此方式制造的器件具有严重的设计缺陷。当操作这种器件时，在冷却器件的外表面的同时，由器件内的芯片生成热量。这意味着器件的主电极的内表面比其外表面更热。这种温度失配导致通过电极的不同热膨胀。当内表面较热时，他们比外表面膨胀的程度更大，这导致电极弯曲。
由于主电极材料具有一定的弹性，因此可以容许少量的变形，这意味着压力接触维持非常低水平的变形。然而，主电极的变形会导致与一些芯片的压力接触的完全损失，这意味着严重损害了受影响的芯片的冷却。变形的水平随着电极面积的增加而显著增加。这意味着，该方法仅适用于具有包含少量芯片的较小总接触面积的器件。当以这种方式设计包含大量芯片的大面积器件时，电极的弯曲如此之大以至于显著地损害了这种器件的性能。
Tinschert等人在2015年发表的《压装IGBT中的可能的失效模式》(“Possiblefailure modes in Press-Pack IGBTs”)对传统设计压装IGBT器件的劣化可靠性进行了研究。作者推断，过早失效是器件中某些芯片的过压和欠压混合的结果，这是由器件的主电极的热机械变形造成的。该论文表示，对于传统构造的IXYS多芯片压力接触器件，在ΔTj为78℃的情况下，失效循环为约6000个循环。这与单一芯片压力接触器件相比是不利的，对于单一芯片压力接触器件，在80℃的ΔTj下，失效循环远远超过100000个循环。
Frank，Φyvind Bjerke在2014年发表的《压装IGBT芯片的功率循环测试》(“PowerCycle Testing of Press-Pack IGBT Chips”)跟进了Tinschert等人(2015)的研究工作。各个压装IGBT芯片经受功率循环。作者发现，各个芯片的寿命比完全组装的器件大几个数量级，这表明传统的多芯片压力接触器件设计显著地限制了它们的预期寿命。
发明内容
根据本公开的一个方面，提供了一种半导体器件子组件，该半导体器件子组件包括：多个第一类型的半导体单元；多个第二类型的半导体单元；多个导电块，该多个导电块可操作地与多个半导体单元耦合；导电可延展层，该导电可延展层可操作地与多个导电块耦合，其中，多个导电块位于导电可延展层与多个半导体单元之间。在使用中，多个导电块中的至少一些被配置成当预定压力被施加到半导体器件子组件时，在导电可延展层上施加压力；并且至少一个第二类型的半导体单元被配置成承受大于阈值压力的施加压力。
应当理解，预定压力(或总器件负载)被施加到包括第一类型的半导体单元和第二类型的半导体单元的整个器件组件。阈值压力是预定压力的一部分，并且阈值压力是相对于第一类型的半导体单元施加的。超过阈值负载的所有压力或负载由第二类型的半导体单元支撑。超过阈值负载的压力是施加到第二类型半导体单元的承受压力。
多个第二类型的半导体单元可以横向地位于多个第一类型的半导体单元之间。至少一个第二类型的半导体单元可以被配置成限制多个第一类型的半导体单元的位移。与每一个第一类型的半导体单元相比，至少一个第二类型的半导体单元可以具有实质上更大的面积。子组件被可以配置成使得在施加压力之后，通过至少一个第二类型的半导体单元在相对方向上建立导热路径。至少一个第一类型的半导体单元可以是绝缘栅极双极型晶体管(IGBT)单元。至少一个第二类型的半导体单元可以是二极管单元。
发明人已经意识到，从芯片到器件的主电极的热量传递的效率决定了芯片中可以耗散的功率量。如果热阻减小，则在芯片中可以耗散更大的功率。如果还可以实现向器件的弹簧侧上的主电极的热传递的方法，则可以减小热阻，并且可以增加所容许的功率耗散。
在现有技术的器件中，使用多个小面积二极管来构成器件的二极管元件。在本公开中，二极管元件可以由单一大面积二极管芯片提供。单一大面积二极管芯片有助于整个器件的冷却。二极管芯片允许热量从器件的顶部和底部(或器件的相对方向)耗散。应当理解，大面积二极管芯片是单一二极管芯片，并且单一二极管芯片的总面积是半导体器件子组件的总面积的大约25％至50％。
盘簧的堆叠体可以与IGBT芯片中的每一个对齐地结合，但是与现有技术中的器件相反，没有盘簧与二极管芯片对齐地使用。相反，弹簧定位器在该区域中可以是实心的。在这种情况下，通过将可延展层弯曲至预定水平来实现基本上均匀的压力分布。
半导体器件子组件可以还包括：
第一电极，该第一电极直接地可操作地连接到多个半导体单元；以及
第二电极，该第二电极可操作地连接到导电可延展层。
第一电极可以位于子组件的顶表面上，并且第二电极可以位于子组件的底表面上。
导电块中的至少一些可以被配成使导电可延展层弯曲。通过对与第一类型的半导体单元(例如，诸如IGBT的功率器件)相关联的区域施加阈值负载，发生导电可延展层的弯曲。位于第二类型的半导体单元附近的可延展层的弯曲程度不如第一类型的半导体单元所位于的可延展层的面积那么大。
半导体器件子组件可以还包括支座板，与导电块耦合到的导电可延展层的表面相比，支座板可操作地与导电可延展层的相对表面连接。导电可延展层和导电块可以使用一块材料形成。支座板和导电可延展层可以使用一块材料形成。支座板、导电可延展层和导电块可以使用一块材料形成。
半导体器件子组件可以还包括半导体单元定位器，半导体单元定位器包括多个孔，其中，多个半导体单元中的至少一些位于半导体单元定位器的多个孔中的至少一些孔中。
半导体器件子组件可以还包括用于向多个半导体单元施加压力的多个压力装置，其中，导电可延展层位于多个压力装置与半导体单元定位器之间。
压力装置可以包括弹簧。
多个第一类型的半导体单元中的至少一个可以垂直地位于压力装置上方。
多个第二类型的半导体单元中的至少一个可以不位于压力装置上方。
多个压力装置中的每一个可以位于第一类型的半导体单元的下方。
半导体器件子组件可以还包括弹簧定位器，该弹簧定位器包括多个孔，其中，每一个压力装置可以位于弹簧定位器的每一个孔中。
弹簧定位器在第二类型的半导体单元下的区域中可以是实心的。
弹簧定位器可以包括：
第一部分，其中，该第一部分可操作地连接到多个第一类型的半导体单元；以及
第二部分，其中，该第二部分可操作地连接到多个第二类型的半导体单元。
第一部分和第二部分可以是分离的块。
第一部分和第二部分可以包括不同的材料。
第二部分可以形成可操作地连接到导电可延展层的第二电极的一部分。
弹簧定位器可以可操作地与导电可延展层连接。
半导体器件子组件可以还包括：第一推力垫和第二推力垫，第一推力垫和第二推力垫在压力装置的两侧上的弹簧定位器的孔内，其中，第一推力垫从弹簧定位器的第一表面突出，并且第二推力垫与导电可延展层接触。
第一推力垫、第二推力垫、以及压力装置可以被集成到分立的部件中。
压力装置可以被选择成使得使用弹簧定位器、压力装置、第一推力垫、和第二推力垫来施加预定压力。
第二推力垫可以形成可操作地连接到导电可延展层的第二电极的一部分。
预定压力可以被施加到阈值压力极限，使得施加的压力将每一个压力装置压缩到第一推力垫的最下部表面与弹簧定位器的最下部表面对齐的程度。
高于阈值压力极限的施加的压力可以由弹簧定位器、导电可延展层、和多个第二类型的半导体单元支撑。
多个第一类型的半导体单元中的至少一些可以包括：
IGBT芯片；
在半导体芯片的边缘处的保护层；
正侧应变缓冲器；
背侧应变缓冲器；
控制端连接弹簧销。
多个第二类型的半导体单元中的至少一些可以包括：
二极管芯片；
在位于半导体芯片的边缘处的保护层；
正侧应变缓冲器；
背侧应变缓冲器
根据本公开的另一方面，提供了一种用于制造半导体器件子组件的方法，该方法包括：
提供多个第一类型的半导体单元；
提供多个第二类型的半导体单元；
提供多个导电块，多个导电块可操作地与多个半导体单元耦合；
提供导电可延展层，导电可延展层可操作地与多个导电块耦合，其中，多个导电块位于导电可延展层与多个半导体单元之间，其中，多个导电块中的至少一些用于当预定压力被施加到半导体器件子组件时，在导电可延展层上施加压力；并且
其中，至少一个第二类型的半导体单元承受大于阈值压力的施加压力。
总之，包含IGBT(或任何其他功率器件)和二极管元件(或类似目的的器件)两者的多芯片压力接触半导体器件显著地提高了器件的二极管元件的冷却效率。冷却效率提高的益处将允许减少二极管元件在器件内占据的面积，从而释放更多的面积用于IGBT芯片。由于器件额定电流与IGBT元件的总面积呈正比，因此会实现器件额定电流的增加。
二极管元件用作支撑机构。本公开中所提出的布置可以用于封装任何多芯片半导体器件。
附图说明
现在将仅通过示例的方式并且参考附图来描述本公开的一些优选实施例，其中：
图1示出了根据现有技术的半导体子组件的示意性截面；
图2示出了通过图1中半导体子组件的冷却路径的演示；
图3示出了根据现有技术的单一芯片压力接触器件的示意性截面；
图4示出了根据现有技术的组装的多芯片压力接触器件的示意性截面；
图5示出了根据一个实施例的半导体子组件的示意性截面；
图6示出了一旦器件被机械地加载，半导体子组件的示意性截面；
图7示出了一旦器件被机械地加载，在操作期间的导电路径、机械负载传输和冷却路径的演示；
图8示出了根据一个实施例的半导体单元的示意性截面；
图9示出了根据一个实施例的替代半导体单元的示意性截面；
图10示出了根据一个实施例的替代半导体子组件的示意性截面；
图11示出了根据一个实施例的替代半导体子组件的示意性截面；
图12示出了根据一个实施例的半导体子组件的示意性截面，该半导体子组件具有用于下部推力垫和下部主电极的替代设计；
图13示出了根据现有技术的另一种组装的多芯片压力接触器件的示意性截面；
图14示出了根据现有技术的一旦器件被机械地加载，替代半导体子组件的示意性截面；
图15示出了根据一个实施例的替代半导体子组件的示意性截面；以及
图16示出了一旦负载被施加，替代半导体子组件的示意性截面；以及
图17示出了根据一个实施例的半导体子组件的透视图。
具体实施方式
图5至图12和图15至图17一般地描述了本公开的不同实施例。在这些图中，参考以下附图标记使用以下部件。
1-下部推力垫-钢(优选地为不锈钢)，但可以是任何合适的硬金属
2-盘簧堆叠体-标准等级的高温弹簧钢
3-上部推力垫-与下部推力垫相同
4-弹簧定位器-铜，但可以是任何合适的导电金属，例如铝、银或这些金属的合金
5-导电膜片或导电可延展层-可以是铜，但可以是任何合适的导电金属，例如弹簧钢、铝、或银、或这些金属的合金
6-控制信号分布印刷电路板-可以是标准的高温PCB材料
7-基本半导体单元定位器-聚醚醚酮(PEEK)或其他高温塑料
8-支柱或导电块-可以是铜，但可以是任何合适的导电金属，例如铝、银或这些金属的合金
9-控制端连接弹簧销-可以是镀金的不锈钢
10-IGBT或任何其他功率器件基本单元
11-二极管基本单元
12-IGBT或任何其他功率器件芯片
13-电气击穿保护
14-正侧应变缓冲器-可以包括钼、钨、或钼和铜的合金、或钨和铜的合金
15-背侧应变缓冲器-与正侧应变缓冲器相同
16-二极管芯片
17-上部主电极-可以是铜
18-下部主电极
19-支撑块
20-陶瓷外壳
21-芯片
25-支座板-可以是铜，但可以是任何合适的导电金属，例如铝、银或这些金属的合金
30-芯片上的力
35-支撑机构上的力
40-电流路径
50-冷却路径
图5示出了根据本公开的一个实施例的半导体子组件的示意性截面。该子组件包括(大面积的)二极管半导体单元11，该二极管半导体单元11横向地位于两个IGBT半导体单元10之间。例如，该半导体单元可以是绝缘栅极双极型晶体管(IGBT)、金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)或任何其他类型的半导体器件。该器件可以被配置使得单一二极管芯片11及其相关联的应变缓冲器14、应变缓冲器15、支柱和弹簧定位器代替WO/2017/220955中的支撑框架的功能，该支撑框架在WO/2017/220955被用作支撑机构，限制盘簧的位移并且为盘簧提供电流旁路。
下部推力垫1、盘簧堆叠体2和上部推力垫3插入在弹簧定位器4的孔中。盘簧堆叠体被选择成以一定的位移在部件堆叠体上施加所需的压力，该位移由下部推力垫1、盘簧堆叠体2和上部推力垫3的组合高度减去弹簧定位器4的高度确定。
在弹簧定位器4的顶部之上放置导电膜片5。导电膜片5具有足以承载所需的电流的厚度，但其又足够薄以在负载下随着盘簧堆叠体2的移动而弯曲。
在导电膜片5上放置控制信号分布印刷电路板6。控制信号分布印刷电路板6将施加到完成的器件的单一控制端的控制信号分布到器件内的芯片。
在控制信号分布印刷电路板6之上放置基本单元定位器7，该基本单元定位器7具有通孔的阵列。在这些孔中放置将承载负载电流的支柱8以及将承载控制信号到芯片的弹簧销9。
在通孔中的每一个中放置IGBT基本单元10或二极管基本单元11。
在这个阶段，基本单元定位器7通常使用非导电的螺钉或其他适当的方法固定到弹簧定位器4，从而将所有松散的部件固定在子组件内。
本公开的器件可以随后在两个主电极之间被组装到的传统的陶瓷封壳或其他适当的功率半导体外壳中，两个主电极为：上部主电极17和下部主电极18。
正侧应变缓冲器14和背侧应变缓冲器15可以通过焊接、合金化或银烧结而附接到IGBT芯片12和二极管芯片16，或者不附接到IGBT芯片12和二极管芯片16。
支柱8和正侧应变缓冲器14可以由一块材料形成。这块材料可以通过焊接或银烧结附接到IGBT芯片12和二极管芯片16的正侧，也可以不附接到IGBT芯片12和二极管芯片16的正侧。
IGBT芯片12和二极管芯片16可以用其他功率半导体芯片(例如晶闸管或MOSFET)来代替。
控制端连接弹簧销6也可以被制成为IGBT基本单元10的组成部分，而不是位于基本单元定位器7中。
图6示出了一旦器件被机械地加载，如图5所示的半导体子组件的示意性截面。
在操作中，将规定的总器件负载施加到上部电极17和下部电极18，如图6和图7所示。该规定的负载比将每一个组件堆叠体中的盘簧下压到使得下部推力垫1的最下部表面与弹簧定位器4的最下部表面对齐的程度的负载大预定的余量。实现此所需的负载被定义为阈值负载。所有超过阈值负载的负载由二极管基本单元11、支柱8、导电膜片5和弹簧定位器4组成的部件堆叠体所支撑。因此，通过支撑机构保护功率器件(即，IGBT)芯片免于过压。阈值负载和总的器件负载之间的余量被设置成这样的值，以确保二极管芯片的最佳性能。在规定的总器件负载下，IGBT芯片和二极管芯片被最佳地加载。
图7示出了一旦器件被机械地加载，在操作期间的导电路径、机械负载传输和冷却路径的演示。力施加到支撑机构35，并且负载30通过弹簧2施加负载。
一旦加压到规定的负载：
·通过弹簧定位器4、导电箔5、支柱8建立到IGBT基本单元10和二极管基本单元11的主要导电通路40。
·还存在从下部推力垫1通过盘簧堆叠体2、上部推力垫3、导电膜片5和支柱8到IGBT基本单元10和二极管基本单元11的次要导电通路。
·用于IGBT芯片12的冷却路径50通过每个芯片背侧应变缓冲器15提供在器件的非弹簧侧上。在器件的弹簧侧对IGBT芯片12进行的冷却可以忽略。
·冷却路径50提供在二极管芯片16的两侧上。第一条冷却路径通过二极管芯片的背侧应变缓冲器15提供在器件的非弹簧侧上，第二条冷却路径通过二极管芯片的正侧应变缓冲器14、支柱8、导电膜片5和弹簧定位器4提供在器件的弹簧侧上。
图8示出了根据一个实施例的IGBT基本半导体单元的示意性截面。在通孔中的每一个中放置IGBT基本单元10或二极管基本单元11。IGBT基本单元由IGBT芯片12、前侧应变缓冲器14和后侧应变缓冲器15组成，IGBT芯片12在芯片13的边缘处具有电气击穿保护。
图9示出了根据一个实施例的二极管基本半导体单元的示意性截面。如图9所示，二极管基本单元由二极管芯片16、前侧应变缓冲器14和后侧应变缓冲器15组成，二极管芯片16在芯片13的边缘处具有电气击穿保护。
图10示出了根据一个实施例的替代半导体子组件的示意性截面。图10的许多特征与图5所示的那些特征相同，并且因此带有相同的附图标记。在该实施例中，与二极管对齐的弹簧定位器4的实心部分可以由分立的材料块19制成。
图11示出了根据一个实施例的替代半导体子组件的示意性截面。图11的许多特征与图5所示的那些特征相同，并且因此带有相同的附图标记。如用于容纳晶闸管，该子组件通常被容纳在传统的陶瓷封壳内。在该实施例中，固体块19形成下部主电极18的组成部分。
图12示出了根据一个实施例的替代半导体子组件的示意性截面。该实施例演示了下部推力垫和下部主电极的替代构造。在该实施例中，下部推力垫1形成为下部主电极18的组成部分。
图15示出了根据一个实施例的替代半导体子组件的示意性截面。图15的许多特征与图5所示的那些特征相同，并且因此带有相同的附图标记。在该实施例中，省略了盘簧，而是将膜片设计成用作弹簧机构。该子组件包括彼此横向地隔开的半导体单元10与半导体单元11。每个半导体单元10和半导体单元11与导电块或支柱8耦合(或可操作地连接)。提供与每个导电块8耦合的导电膜片5。导电块8接触导电膜片5的第一表面。该子组件还包括可操作地耦合到或连接到导电膜片5的第二表面的支座板25。膜片5的第二表面是导电膜片5的第一表面的相对表面。换句话说，导电膜片5位于支座板25与导电块8之间。类似地，导电块8位于半导体单元10、11与导电膜片5之间。支座板25包括多个孔，多个孔中的每一个孔基本上与每一个导电块8对准。类似于先前的实施例，该实施例包括在横向地位于两个IGBT半导体单元之间的较大的二极管半导体单元。支座板25在与大面积的二极管半导体单元11的导电块8对准的区域中是实心的。
图16示出了一旦器件被机械地加载，如图15中所示半导体子组件的示意性截面。当机械负载被施加到子组件时，每个导电块8迫使导电膜片5弯曲到支座板25的每个孔中。由于支座板25在与大面积的二极管半导体单元11的导电块8对准的区域中是实心的，所以防止了导电膜片5在二极管半导体单元11下方的区域中的弯曲。子组件还包括与导电膜片5和半导体单元10、11耦合的印刷电路板6。印刷电路板6包括多个孔，每个孔与支座板25的每个孔对准。
图17示出了根据一个实施例的半导体子组件。该子组件包括横向地位于IGBT半导体单元10之间的(大面积的)二极管半导体单元11。
尽管以上描述针对功率半导体器件芯片，但是应当理解，其他半导体器件也可以在本公开中使用。
本领域技术人员应当理解，在前述描述和所附权利要求中，诸如“上方”、“重叠”、“下”、“横向”等位置术语是参考器件的概念图示做出的，概念图示例如示出标准截面透视图的那些和在附图中示出的那些。这些术语是为了便于参考而使用的，而不旨在限制。因此，这些术语应当被理解为是指处于如附图中所示的取向的器件。
尽管已经根据如上阐述的优选实施例描述了本公开，但是应当理解，这些实施例仅是说明性的，并且权利要求不限于这些实施例。本领域技术人员可以根据本公开进行修改和替换，这些修改和替换被认为落入所附权利要求的范围内。本说明书中公开或示出的每个特征都可以单独地或以与本文公开或示出的任何其他特征的任何适当组合并入到本公开。

Claims (36)

1.一种半导体器件子组件，包括：
多个第一类型的半导体单元；
多个第二类型的半导体单元；
多个导电块，所述多个导电块可操作地与所述多个半导体单元耦合；
导电可延展层，所述导电可延展层可操作地与所述多个导电块耦合，其中，所述多个导电块位于所述导电可延展层与所述多个半导体单元之间；并且
其中，在使用中，所述多个导电块中的至少一些被配置成当预定压力被施加到所述半导体器件子组件时，在所述导电可延展层上施加压力；并且
其中，至少一个第二类型的半导体单元被配置成承受大于阈值压力的施加压力。
2.根据权利要求1所述的半导体器件子组件，其中，所述多个第二类型的半导体单元横向地位于所述多个第一类型的半导体单元之间。
3.根据权利要求1或2所述的半导体器件子组件，其中，至少一个第二类型的半导体单元被配置成限制所述多个第一类型的半导体单元的位移。
4.根据任一前述权利要求所述的半导体器件子组件，其中，与每一个第一类型的半导体单元相比，至少一个第二类型的半导体单元具有实质上更大的面积。
5.根据任一前述权利要求所述的半导体器件子组件，其中，所述子组件被配置成使得在施加所述压力之后，通过至少一个第二类型的半导体单元在相对方向上建立导热路径。
6.根据任一前述权利要求所述的半导体器件子组件，其中，至少一个第一类型的半导体单元是绝缘栅极双极型晶体管(IGBT)单元。
7.根据任一前述权利要求所述的半导体器件子组件，其中，至少一个第二类型的半导体单元是二极管单元。
8.根据任一前述权利要求所述的半导体器件子组件，还包括：
第一电极，所述第一电极直接地可操作地连接到所述多个半导体单元；以及
第二电极，所述第二电极可操作地连接到所述导电可延展层。
9.根据权利要求8所述的半导体器件子组件，其中，所述第一电极位于所述子组件的顶表面上，并且所述第二电极位于所述子组件的底表面上。
10.根据权利要求1所述的半导体器件子组件，其中，所述导电块中的至少一些被配置成使所述导电可延展层弯曲。
11.根据权利要求10所述的半导体器件子组件，还包括支座板，与所述导电块耦合到的所述导电可延展层的表面相比，所述支座板可操作地与所述导电可延展层的相对表面连接。
12.根据任一前述权利要求所述的半导体器件子组件，其中，所述导电可延展层和所述导电块使用一块材料形成。
13.根据权利要求11或12中的任一项所述的半导体器件子组件，其中，所述支座板和所述导电可延展层使用一块材料形成。
14.根据权利要求11至13中的任一项所述的半导体器件子组件，其中，所述支座板、所述导电可延展层、和所述导电块使用一块材料形成。
15.根据任一前述权利要求所述的半导体器件子组件，还包括半导体单元定位器，所述半导体单元定位器包括多个孔，其中，所述多个半导体单元中的至少一些位于所述半导体单元定位器的所述孔中的至少一些中。
16.根据任一前述权利要求所述的半导体器件子组件，还包括用于向所述多个半导体单元施加压力的多个压力装置，其中，所述导电可延展层位于所述多个压力装置与所述半导体单元定位器之间。
17.根据权利要求16所述的半导体器件子组件，其中，所述压力装置包括弹簧。
18.根据权利要求16或17所述的半导体器件子组件，其中，所述多个第一类型的半导体单元中的至少一个垂直地位于压力装置上方。
19.根据权利要求16至18中的任一项所述的半导体器件子组件，其中，所述多个第二类型的半导体单元中的至少一个不位于压力装置上方。
20.根据权利要求16至19中的任一项所述的半导体器件，其中，所述多个压力装置中的每一个位于第一类型的半导体单元的下方。
21.根据权利要求16至20中的任一项所述的半导体器件子组件，还包括弹簧定位器，所述弹簧定位器包括多个孔，其中，每一个压力装置位于所述弹簧定位器的每一个孔中。
22.根据权利要求21所述的半导体器件子组件，其中，所述弹簧定位器在所述第二类型的半导体单元下的区域中是实心的。
23.根据权利要求21或22中的任一项所述的半导体器件子组件，其中，所述弹簧定位器包括：
第一部分，其中，所述第一部分可操作地连接到所述多个第一类型的半导体单元；以及
第二部分，其中，所述第二部分可操作地连接到所述多个第二类型的半导体单元。
24.根据权利要求23所述的半导体器件子组件，其中，所述第一部分和所述第二部分是分离的块。
25.根据权利要求24所述的半导体器件子组件，其中，所述第一部分和所述第二部分包括不同的材料。
26.根据权利要求24或25所述的半导体器件子组件，其中，所述第二部分形成可操作地连接到所述导电可延展层的第二电极的一部分。
27.根据权利要求21至25中的任一项所述的半导体器件子组件，其中，所述弹簧定位器可操作地与所述导电可延展层连接。
28.根据权利要求21至26中的任一项所述的半导体器件子组件，还包括第一推力垫和第二推力垫，所述第一推力垫和所述第二推力垫在所述压力装置的两侧上的所述弹簧定位器的所述孔内，其中，所述第一推力垫从所述弹簧定位器的第一表面突出，并且所述第二推力垫与所述导电可延展层接触。
29.根据权利要求28所述的半导体器件子组件，其中，所述第一推力垫、所述第二推力垫、以及所述压力装置被集成到分立的部件中。
30.根据权利要求28或29中的任一项所述的半导体器件子组件，其中，所述压力装置被选择成使得使用所述弹簧定位器、所述压力装置、所述第一推力垫、和所述第二推力垫来施加预定压力。
31.根据权利要求28至30中的任一项所述的半导体器件子组件，其中，所述第二推力垫形成可操作地连接到所述导电可延展层的第二电极的一部分。
32.根据权利要求28至31中的任一项所述的半导体器件子组件，其中所述预定压力被施加到阈值压力极限，使得施加的压力将每一个压力装置压缩到所述第一推力垫的最下部表面与所述弹簧定位器的最下部表面对齐的程度。
33.根据权利要求32所述的子组件，其中，高于所述阈值压力极限的所述施加的压力由所述弹簧定位器、所述导电可延展层、和所述多个第二类型的半导体单元支撑。
34.根据任一前述权利要求所述的半导体器件子组件，其中，所述多个第一类型的半导体单元中的每一个包括：
IGBT芯片；
在所述半导体芯片的边缘处的保护层；
正侧应变缓冲器；
背侧应变缓冲器；
控制端连接弹簧销。
35.根据任一前述权利要求所述的半导体器件子组件，其中，所述多个第二类型的半导体单元中的至少一些包括：
二极管芯片；
在所述半导体芯片的边缘处的保护层；
正侧应变缓冲器；
背侧应变缓冲器。
36.一种用于制造半导体器件子组件的方法，所述方法包括：
提供多个第一类型的半导体单元；
提供多个第二类型的半导体单元；
提供多个导电块，所述多个导电块可操作地与所述多个半导体单元耦合；
提供导电可延展层，所述导电可延展层可操作地与所述多个导电块耦合，其中，所述多个导电块位于所述导电可延展层与所述多个半导体单元之间，其中，所述多个导电块中的至少一些用于当预定压力被施加到所述半导体器件子组件时，在所述导电可延展层上施加压力；并且
其中，至少一个第二类型的半导体单元承受大于阈值压力的施加压力。
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