CN112382629A - 一种堆叠晶圆的封装结构及其封装方法 - Google Patents
一种堆叠晶圆的封装结构及其封装方法 Download PDFInfo
- Publication number
- CN112382629A CN112382629A CN202011632856.2A CN202011632856A CN112382629A CN 112382629 A CN112382629 A CN 112382629A CN 202011632856 A CN202011632856 A CN 202011632856A CN 112382629 A CN112382629 A CN 112382629A
- Authority
- CN
- China
- Prior art keywords
- wafer
- layer
- metal
- dielectric layer
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明涉及一种堆叠晶圆结构及其封装方法,属于半导体芯片封装技术领域。其包括晶圆堆叠体C2、承载晶圆A1、电气连接层(150),所述晶圆堆叠体C2设置于承载晶圆A1上方并通过电气连接层(150)连接,所述晶圆堆叠体C1包括若干层功能晶圆,从下而上,所述晶圆尺寸逐渐减小,其四周形成阶梯状的侧壁,于承载晶圆A1上方,所述晶圆堆叠体C2的正面及其阶梯状的侧壁涂覆介电层Ⅲ(300)并形成介电层Ⅲ开口(301),所述介电层Ⅲ开口(301)上内设置金属种子层(310)和金属凸块(360),所述金属凸块(360)与相邻的晶圆的金属互联层(120)通过金属种子层(310)连接。本发明提供了多层堆叠晶圆结构及其制作方法。
Description
技术领域
本发明涉及一种堆叠晶圆的封装结构及其封装方法,属于半导体芯片封装技术领域。
背景技术
随着半导体产业的发展,电子产品的性能需要不断提升。随着芯片制造成本急剧攀升,提升产品性能的途径开始从芯片线路节点的微缩向封装领域倾斜。
为了降低封装的面积、功耗,同时满足集成电路低成本和全集成的发展趋势,封装更多的需要将芯片进行堆叠而非传统的平铺,即让芯片“站起来”,而非“铺开来”。芯片的堆叠可以将逻辑芯片、存储芯片、RF芯片等各种类型的芯片进行整合,形成异质芯粒(heterogeneous chiplets),从而显著的降低功耗、节约空间、缩短信号的交换时间,符合未来封装的发展趋势。典型的例子有美国超威半导体公司(AMD)的Fiji GPU显示核心芯片,封装的形式为高带宽显存(HBM)与逻辑芯片堆叠后,再与GPU芯片进行2.5D封装,但业内已经有明确的路线图将这些芯片全部堆叠,形成真正意义上的3D封装。
晶圆级封装(WLP)是一种典型的低成本、高效率的封装方式。对于较高的金属凸块360或者密度较大的金属凸块360布局区域,存在较高的解键合失效风险,异质整合层数较多,一旦失效可能会造成较大的良率损失。
因此,能够利用传统的圆片级凸块生产线,实现堆叠晶圆引脚的生长,是一种成本低廉且可以保障良率产出的方式。但是,多层堆叠晶圆的边缘部分其形貌变更较大,这会导致传统的WLP生产线制造困难,可行性不足。
发明内容
基于此,有必要提供一种堆叠晶圆的封装结构及其封装方法,在制造的过程中,对堆叠晶圆的边缘以及厚度进行约束,形成特定的形貌,保证凸块制作过程中边缘形貌不会对凸块的制作过程造成影响。
本发明的目的是这样实现的:
本发明一种堆叠晶圆结构,其包括晶圆堆叠体C2、承载晶圆A1、电气连接层,所述晶圆堆叠体C2设置于承载晶圆A1上方并通过电气连接层连接,所述晶圆堆叠体C1包括若干层功能晶圆,
所述晶圆包括硅基、硅穿孔、介电层Ⅰ和金属互联层,所述硅穿孔上下贯穿硅基,所述介电层Ⅰ设置于硅基的上方并通过介电层Ⅰ开口露出金属互联层;
从下而上,所述晶圆尺寸逐层减小,其四周形成阶梯状的侧壁,于承载晶圆A1上方,所述晶圆堆叠体C2的正面涂覆介电层Ⅲ并形成介电层Ⅲ开口,所述介电层Ⅲ向下涂覆晶圆堆叠体C2的阶梯状的侧壁,所述介电层Ⅲ开口上内设置金属种子层和金属凸块,所述金属凸块与相邻的晶圆的金属互联层通过金属种子层连接。
进一步地,所述晶圆B1与晶圆A1的外圈尺寸间距差△1不大于2.5毫米且晶圆B1与晶圆A1的外圈尺寸间距差△1最小应保证电镀夹具金属触点401有效电气互联为准。
进一步地,所述晶圆B2与晶圆B1的外圈尺寸间距差△2与晶圆B2本身的厚度t2的比值不低于2:1。
进一步地,所述晶圆B3与晶圆B2的外圈尺寸间距差△3与晶圆B3本身的厚度t3的比值不低于2:1。
进一步地,所述晶圆B4与晶圆B3的外圈尺寸间距差△4与晶圆B4本身的厚度t4的比值不低于2:1。
本发明一种堆叠晶圆的封装结构的封装方法,其工艺步骤如下:
步骤一、提供晶圆A1和晶圆B1、晶圆B2、晶圆B3、晶圆B4,晶圆B1、晶圆B2、晶圆B3、晶圆B4的硅基上完成硅穿孔、介电层Ⅰ和金属互联层,硅穿孔内部沉积金属,并与金属互联层连接,金属互联层的顶层露出介电层Ⅰ,其中晶圆B1为封装的最基层晶圆,未来与其他晶圆进行互联,晶圆B4为最后生长金属凸块的晶圆;
步骤二、对晶圆B1、晶圆B2、晶圆B3、晶圆B4的边缘进行修整,修整长度后晶圆B1﹥晶圆B2﹥晶圆B3﹥晶圆B4,各晶圆厚度含其金属互联层的顶层厚度,定义:晶圆B1与晶圆A1的外圈尺寸间距差为△1,晶圆B2与晶圆B1的外圈尺寸间距差为△2,晶圆B3与晶圆B2的外圈尺寸间距差为△3,晶圆B4与晶圆B3的外圈尺寸间距差为△4,对修整长度进行定义:晶圆B1与晶圆A1的外圈尺寸间距差△1不大于2.5毫米且晶圆B1与晶圆A1的外圈尺寸间距差△1最小应保证电镀夹具金属触点的有效电气互联为准,晶圆B1与晶圆A1的外圈尺寸间距差△1与晶圆B1本身的厚度t1的比值不低于2:1;
晶圆B2与晶圆B1的外圈尺寸间距差△2与晶圆B2本身的厚度t2的比值不低于2:1,相应的,晶圆B3与晶圆B2的外圈尺寸间距差△3与晶圆B3本身的厚度t3的比值不低于2:1,晶圆B4与晶圆B3的外圈尺寸间距差△4与晶圆B4本身的厚度t4的比值不低于2:1;
步骤三、提供载板,将晶圆B1的上表面通过粘合剂与载板进行粘结;
步骤四、通过机械研磨或化学刻蚀等减薄工艺将晶圆B1的硅基进行减薄,露出硅穿孔的上表面;
步骤五、晶圆B1在硅穿孔上通过涂覆或者化学沉积工艺形成介电层并形成介电层开口,介电层开口露出硅穿孔的上表面;
步骤六、在介电层开口内通过蒸镀、电镀或化学镀中的一种工艺或几种工艺的组合形成导电层,导电层与硅穿孔连接;
步骤七、晶圆B1与晶圆B2进行互联,晶圆B2的金属互联层的顶层与晶圆B1的导电层连接;重复上述步骤,晶圆B3与晶圆B2进行堆叠,晶圆B4与晶圆B3进行堆叠,完成逐层互联,形成晶圆堆叠体C1和其四周形成阶梯状侧壁,晶圆B2、晶圆B3、晶圆B4进行同样的减薄工艺,再通过涂覆或者化学沉积工艺形成各自的介电层,最后形成各自的导电层;
步骤八、在所需要的堆叠层数满足后,解键合,移除载板;
步骤九、再将晶圆堆叠体C1的晶圆B1与底层的晶圆A1面对面键合,即晶圆B1的凸出的金属互联层的顶层与底层的晶圆A1的焊盘进行互联,形成晶圆堆叠体C2,由于修整长度后晶圆A1﹥晶圆B1﹥晶圆B2﹥晶圆B3﹥晶圆B4,晶圆堆叠体C2的四周形成阶梯状侧壁;因为晶圆堆叠体C2厚度可能超出晶圆封装产线实际生产能力,晶圆A1背面也会进行研磨减薄以满足机台作业厚度限制;
步骤十、在晶圆堆叠体C2的正面及其四周的阶梯状侧壁涂覆介电层Ⅲ,介电层Ⅲ在晶圆B4正面及晶圆堆叠体C2的阶梯状侧壁覆盖,其介电层开口露出晶圆B4的金属互联层的顶层;
步骤十一、利用磁控溅射或者蒸镀的方法,晶圆堆叠体C2的正面及其四周的阶梯状侧壁形成金属种子层覆盖,金属种子层同时覆盖B4的金属互联层的顶层;
步骤十二、再在金属种子层上继续涂光刻胶,光刻胶层的厚度T 需要不小于晶圆B1、晶圆B2、晶圆B3、晶圆B4之间最厚晶圆厚度的50%,即T≥0.5*max{晶圆B1、晶圆B2、晶圆B3、晶圆B4};
在晶圆B4正面的光刻胶层曝光出光刻胶层开口;
步骤十三、利用电镀工艺形成金属凸块,去除无用的光刻胶,并腐蚀掉无用的金属种子层,完成金属凸块的制作。形成金属凸块的材料包括但不局限于金、锡、银、铜、镍等可以通过电镀实现的导电材料。
进一步地,在步骤二中,对晶圆B1、晶圆B2、晶圆B3、晶圆B4的边缘进行切边修整,硅基从上往下切割,仅至与硅穿孔的底齐平;在步骤四中,通过机械研磨或化学刻蚀等减薄工艺将剩余的晶圆B1的硅基进行减薄,至露出硅穿孔的上表面,完成对晶圆B1、晶圆B2、晶圆B3、晶圆B4的边缘的修整。
进一步地,在步骤七中,晶圆B1、晶圆B2、晶圆B3、晶圆B4依次叠加,彼此之间连接时,金属互联层的顶层间的间隙填充有机树脂,所述有机树脂的厚度等于金属互联层的顶层的厚度。
进一步地,所述有机树脂包括环氧树脂或酚醛树脂。
进一步地,所述光刻胶层边缘的处理方式包括:先通过遮光或者曝光的方式在晶圆B4边缘完成防渗圈,再通过曝光或者遮光的方式将边缘的光刻胶显影出来。
有益效果
1.在制造的过程中,定义上下晶圆的位置差以及单层晶圆的厚度与光刻胶厚度的比值,保证光刻胶的覆盖;
2.定义第二层晶圆与底层晶圆中心重合前提下上下晶圆之间直径差异,形成边缘的位置差,保证对电镀夹具触点电气互联的密封性及有效性。
附图说明
图1为本发明一种堆叠晶圆的封装结构的剖面示意图;
图2为图1的局部放大的剖面示意图;
图3A至图3R为本发明堆叠晶圆的封装结构的封装方法的剖面示意图;
图中:
硅穿孔101
介电层Ⅰ110
导电层120
电气连接层150
焊盘151
载板200
键合层201
晶圆A1
晶圆B1
晶圆B2
晶圆B3
晶圆B4
介电层Ⅲ300
介电层Ⅲ开口301
金属种子层310
光刻胶层320
光刻胶层开口323
防渗圈304
金属凸块360
电镀夹具金属触点 401
电镀夹具密封层402。
具体实施方式
下面结合附图对本发明的具体实施方式进行详细说明。
本发明一种堆叠晶圆的封装结构,如图1和图2所示,其包括晶圆堆叠体C2、晶圆A1、电气连接层150,电气连接层150内设有焊盘151。晶圆A1承载晶圆堆叠体C2。
所述晶圆堆叠体C2设置于承载晶圆A1上方并通过电气连接层150连接,所述晶圆堆叠体C1包括若干层功能晶圆,如图1所示,以晶圆B1、晶圆B2、晶圆B3、晶圆B4示意。
每一功能晶圆包括硅基100、硅穿孔101、介电层Ⅰ110和金属互联层120,所述硅穿孔101上下贯穿硅基100,所述介电层Ⅰ110设置于硅基100的上方并通过介电层Ⅰ开口110露出金属互联层120的顶层121;
从下而上,所述晶圆堆叠体C2的晶圆尺寸逐层减小,其四周形成阶梯状的侧壁,于承载晶圆A1上方,所述晶圆堆叠体C2的正面涂覆介电层Ⅲ300并形成介电层Ⅲ开口301,所述介电层Ⅲ300向下涂覆晶圆堆叠体C2的阶梯状的侧壁,如图1所示。所述介电层Ⅲ开口301上内设置金属种子层310和金属凸块360,所述金属凸块360与相邻的晶圆的金属互联层120通过金属种子层310连接。
具体地,晶圆B1与晶圆A1的外圈尺寸间距差△1不大于2.5毫米且晶圆B1与晶圆A1的外圈尺寸间距差△1最小应保证电镀夹具金属触点401有效电气互联为准,晶圆B2与晶圆B1的外圈尺寸间距差△2与晶圆B2本身的厚度t2的比值不低于2:1,晶圆B3与晶圆B2的外圈尺寸间距差△3与晶圆B3本身的厚度t3的比值不低于2:1,晶圆B4与晶圆B3的外圈尺寸间距差△4与晶圆B4本身的厚度t4的比值不低于2:1。
特别地,所述晶圆B1、晶圆B2、晶圆B3、晶圆B4修整后边缘距离晶圆A1边缘的长度之和与晶圆B1、晶圆B2、晶圆B3、晶圆B4总厚度的比值不小于2:1。晶圆B1、晶圆B2、晶圆B3、晶圆B4修整后边缘距离晶圆A1边缘的长度不大于2.5毫米且最小应保证电镀夹具金属触点401有效的电气互联。
本发明一种堆叠晶圆的封装结构的封装方法,图3A至图3R为晶圆封装方法的示意图,以晶圆A1、晶圆B1、晶圆B2、晶圆B3、晶圆B4五层示意。其工艺步骤如下:
步骤一、参见图3A,提供晶圆A1和晶圆B1、晶圆B2、晶圆B3、晶圆B4,晶圆B1、晶圆B2、晶圆B3、晶圆B4的硅基100上完成硅穿孔101、介电层Ⅰ110和金属互联层120,硅穿孔101内部沉积金属,并与金属互联层120连接,金属互联层120的顶层121露出介电层Ⅰ110,其中晶圆B1为封装的最基层晶圆,未来与其他晶圆进行互联,晶圆B4为最后生长金属凸块360的晶圆。
步骤二、参见图3B和图3C,对晶圆B1、晶圆B2、晶圆B3、晶圆B4的边缘进行修整,修整长度后晶圆B1﹥晶圆B2﹥晶圆B3﹥晶圆B4(各晶圆厚度含其金属互联层的顶层厚度),如图3B所示,定义:晶圆B1与晶圆A1的外圈尺寸间距差为△1,晶圆B2与晶圆B1的外圈尺寸间距差为△2,晶圆B3与晶圆B2的外圈尺寸间距差为△3,晶圆B4与晶圆B3的外圈尺寸间距差为△4,对修整长度进行定义:晶圆B1与晶圆A1的外圈尺寸间距差△1不大于2.5毫米且晶圆B1与晶圆A1的外圈尺寸间距差△1最小应保证电镀夹具金属触点401的有效电气互联为准,晶圆B1与晶圆A1的外圈尺寸间距差△1与晶圆B1本身的厚度t1的比值不低于2:1。电镀夹具金属触点401压合在金属种子层310上导电,电镀夹具密封层402抵住密封圈防止电镀液渗入。
如图3C所示,晶圆B2与晶圆B1的外圈尺寸间距差△2与晶圆B2本身的厚度t2的比值不低于2:1,相应的,晶圆B3与晶圆B2的外圈尺寸间距差△3与晶圆B3本身的厚度t3的比值不低于2:1,晶圆B4与晶圆B3的外圈尺寸间距差△4与晶圆B4本身的厚度t4的比值不低于2:1。
步骤三、参见图3D,提供载板200,将晶圆B1的上表面通过粘合剂201与载板200进行粘结;
步骤四、参见图3E,通过机械研磨或化学刻蚀等减薄工艺将晶圆B1的硅基100进行减薄,露出硅穿孔101的上表面。减薄后的晶圆B1边缘因为步骤一中的修整过程,晶圆变成直径缩小的完整的晶圆。
步骤五、参见图3F,晶圆B1在硅穿孔101上通过涂覆或者化学沉积工艺形成介电层130并形成介电层开口131,介电层开口131露出硅穿孔101的上表面。介电层Ⅰ110包括聚酰亚胺、酚醛树脂类有机材料,但也有可能使用氧化硅、氮化硅等无机材料。
步骤六、参见图3G,在介电层开口131内通过蒸镀、电镀或化学镀中的一种工艺或几种工艺的组合形成导电层120,导电层120与硅穿孔101连接,导电层120包括常见的铝、铜、锡、镍或贵金属,以便于后续继续与晶圆B2互联;
步骤七、参见图3H,晶圆B1与晶圆B2进行互联,晶圆B2的金属互联层的顶层与晶圆B1的导电层120连接;参见图3I,重复步骤,晶圆B3与晶圆B2进行堆叠,晶圆B4与晶圆B3进行堆叠,完成逐层互联,形成晶圆堆叠体C1和其四周形成阶梯状侧壁,晶圆B2、晶圆B3、晶圆B4进行同样的减薄工艺,再通过涂覆或者化学沉积工艺形成各自的介电层,最后形成各自的导电层;
步骤八、参见图3J,在所需要的堆叠层数满足后,解键合,移除载板200;
步骤九、参见图3K,再将晶圆堆叠体C1的晶圆B1与底层的晶圆A1面对面键合,即晶圆B1的凸出的金属互联层120的顶层121与底层的晶圆A1的焊盘151(pad)进行互联,形成晶圆堆叠体C2,由于修整长度后晶圆A1﹥晶圆B1﹥晶圆B2﹥晶圆B3﹥晶圆B4,晶圆堆叠体C2的四周形成阶梯状侧壁;因为晶圆堆叠体C2厚度可能超出晶圆封装产线实际生产能力,晶圆A1背面也会进行研磨减薄以满足机台作业厚度限制;
步骤十、参见图3L,在晶圆堆叠体C2的正面及其四周的阶梯状侧壁涂覆介电层Ⅲ300,介电层Ⅲ300在晶圆B4正面及晶圆堆叠体C2的阶梯状侧壁覆盖,其介电层开口301露出晶圆B4的金属互联层的顶层。因为介电层Ⅲ300的胶层很薄,实际操作时阶梯状侧壁很难覆盖完整。
步骤十一、参见图3M,利用磁控溅射或者蒸镀的方法,晶圆堆叠体C2的正面及其四周的阶梯状侧壁形成金属种子层310覆盖,金属种子层310同时覆盖B4的金属互联层的顶层;
步骤十二、参见图3N,再在金属种子层310上继续涂光刻胶,光刻胶层320的厚度T的设定是关键因素。一般地,光刻胶层320的厚度T 需要不小于晶圆B1、晶圆B2、晶圆B3、晶圆B4之间最厚晶圆厚度的50%,即T≥0.5*max{晶圆B1、晶圆B2、晶圆B3、晶圆B4};
参见图3N,该过程中,在晶圆B4正面的光刻胶层320曝光出光刻胶层开口323。边缘的处理方式包括:先通过遮光或者曝光的方式在晶圆B4边缘完成防渗圈321,再通过曝光或者遮光的方式将边缘的光刻胶显影出来。处理的方式用遮光或者曝光取决于光刻胶材属于正性胶材或者负性胶材,若光刻胶材属于正性胶材,采用遮光方式;若光刻胶材属于负性胶材,采用曝光方式。但是,对于层压光刻胶,该方法也可以用激光烧蚀等方法实现;
步骤十三、参见图3O和3P,利用电镀工艺形成金属凸块360,去除无用的光刻胶,并腐蚀掉无用的金属种子层310,完成金属凸块360的制作。形成金属凸块360的材料包括但不局限于金、锡、银、铜、镍等可以通过电镀实现的导电材料。
完成上述步骤后,继续完成后续的封装步骤。需要进一步说明的是,堆叠晶圆层数不局限于本实施例所示的五层,可以在允许范围内设置多层晶圆的堆叠。
在步骤二中,对晶圆B1、晶圆B2、晶圆B3、晶圆B4的边缘进行切边修整,硅基100从上往下切割,仅至与硅穿孔101的底齐平,以节省切割工时,降低切割刀具的损耗,降低生产成本,参见图3Q;在后续的步骤三和步骤四中,通过机械研磨或化学刻蚀等减薄工艺将剩余的晶圆B1的硅基100进行减薄,至露出硅穿孔101的上表面,完成对晶圆B1、晶圆B2、晶圆B3、晶圆B4的边缘的修整,参见图3R。在步骤二中,提前切边也可以防止磨片后形成晶圆尖角。
在步骤七中,晶圆B1、晶圆B2、晶圆B3、晶圆B4依次叠加,彼此之间连接时,金属互联层的顶层间还存在间隙,这需要填充环氧树脂、酚醛树脂等有机树脂(图中未示出),有机树脂的厚度等于金属互联层的顶层的厚度,有机树脂的存在有利于各晶圆之间分散应力,加固整个封装结构。
以上所述的具体实施方式,对本发明的目的、技术方案和有益效果进行了进一步地详细说明,所应理解的是,以上所述仅为本发明的具体实施方式而已,并不用于限定本发明的保护范围,凡在本发明的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本发明的保护范围之内。
Claims (10)
1.一种堆叠晶圆的封装结构,其特征在于,其包括晶圆堆叠体C2、晶圆A1、电气连接层(150),所述晶圆堆叠体C2设置于承载晶圆A1上方并通过电气连接层(150)连接,所述晶圆堆叠体C1包括若干层功能晶圆,
所述晶圆包括硅基(100)、硅穿孔(101)、介电层Ⅰ(110)和金属互联层(120),所述硅穿孔(101)上下贯穿硅基(100),所述介电层Ⅰ(110)设置于硅基(100)的上方并通过介电层Ⅰ开口(110)露出金属互联层(120);
从下而上,所述晶圆尺寸逐层减小,其四周形成阶梯状的侧壁,于承载晶圆A1上方,所述晶圆堆叠体C2的正面涂覆介电层Ⅲ(300)并形成介电层Ⅲ开口(301),所述介电层Ⅲ(300)向下涂覆晶圆堆叠体C2的阶梯状的侧壁,所述介电层Ⅲ开口(301)上内设置金属种子层(310)和金属凸块(360),所述金属凸块(360)与相邻的晶圆的金属互联层(120)通过金属种子层(310)连接。
2.根据权利要求1所述的封装结构,其特征在于,所述晶圆B1与晶圆A1的外圈尺寸间距差△1不大于2.5毫米且晶圆B1与晶圆A1的外圈尺寸间距差△1最小应保证电镀夹具金属触点(401)有效电气互联为准。
3.根据权利要求2所述的封装结构,其特征在于,所述晶圆B2与晶圆B1的外圈尺寸间距差△2与晶圆B2本身的厚度t2的比值不低于2:1。
4.根据权利要求3所述的封装结构,其特征在于,所述晶圆B3与晶圆B2的外圈尺寸间距差△3与晶圆B3本身的厚度t3的比值不低于2:1。
5.根据权利要求4所述的封装结构,其特征在于,所述晶圆B4与晶圆B3的外圈尺寸间距差△4与晶圆B4本身的厚度t4的比值不低于2:1。
6.一种堆叠晶圆的封装结构的封装方法,其工艺步骤如下:
步骤一、提供晶圆A1和晶圆B1、晶圆B2、晶圆B3、晶圆B4,晶圆B1、晶圆B2、晶圆B3、晶圆B4的硅基(100)上完成硅穿孔(101)、介电层Ⅰ(110)和金属互联层(120),硅穿孔(101)内部沉积金属,并与金属互联层(120)连接,金属互联层(120)的顶层(121)露出介电层Ⅰ(110),其中晶圆B1为封装的最基层晶圆,未来与其他晶圆进行互联,晶圆B4为最后生长金属凸块(360)的晶圆;
步骤二、对晶圆B1、晶圆B2、晶圆B3、晶圆B4的边缘进行修整,修整长度后晶圆B1﹥晶圆B2﹥晶圆B3﹥晶圆B4,各晶圆厚度含其金属互联层的顶层厚度,定义:晶圆B1与晶圆A1的外圈尺寸间距差为△1,晶圆B2与晶圆B1的外圈尺寸间距差为△2,晶圆B3与晶圆B2的外圈尺寸间距差为△3,晶圆B4与晶圆B3的外圈尺寸间距差为△4,对修整长度进行定义:晶圆B1与晶圆A1的外圈尺寸间距差△1不大于2.5毫米且晶圆B1与晶圆A1的外圈尺寸间距差△1最小应保证电镀夹具金属触点(401)的有效电气互联为准,晶圆B1与晶圆A1的外圈尺寸间距差△1与晶圆B1本身的厚度t1的比值不低于2:1;
晶圆B2与晶圆B1的外圈尺寸间距差△2与晶圆B2本身的厚度t2的比值不低于2:1,相应的,晶圆B3与晶圆B2的外圈尺寸间距差△3与晶圆B3本身的厚度t3的比值不低于2:1,晶圆B4与晶圆B3的外圈尺寸间距差△4与晶圆B4本身的厚度t4的比值不低于2:1;
步骤三、提供载板(200),将晶圆B1的上表面通过粘合剂(201)与载板(200)进行粘结;
步骤四、通过机械研磨或化学刻蚀等减薄工艺将晶圆B1的硅基(100)进行减薄,露出硅穿孔(101)的上表面;
步骤五、晶圆B1在硅穿孔(101)上通过涂覆或者化学沉积工艺形成介电层(130)并形成介电层开口(131),介电层开口(131)露出硅穿孔(101)的上表面;
步骤六、在介电层开口131)内通过蒸镀、电镀或化学镀中的一种工艺或几种工艺的组合形成导电层(120),导电层(120)与硅穿孔(101)连接;
步骤七、晶圆B1与晶圆B2进行互联,晶圆B2的金属互联层的顶层与晶圆B1的导电层(120)连接;重复上述步骤,晶圆B3与晶圆B2进行堆叠,晶圆B4与晶圆B3进行堆叠,完成逐层互联,形成晶圆堆叠体C1和其四周形成阶梯状侧壁,晶圆B2、晶圆B3、晶圆B4进行同样的减薄工艺,再通过涂覆或者化学沉积工艺形成各自的介电层,最后形成各自的导电层;
步骤八、在所需要的堆叠层数满足后,解键合,移除载板(200);
步骤九、再将晶圆堆叠体C1的晶圆B1与底层的晶圆A1面对面键合,即晶圆B1的凸出的金属互联层(120)的顶层(121)与底层的晶圆A1的焊盘(151)进行互联,形成晶圆堆叠体C2,由于修整长度后晶圆A1﹥晶圆B1﹥晶圆B2﹥晶圆B3﹥晶圆B4,晶圆堆叠体C2的四周形成阶梯状侧壁;因为晶圆堆叠体C2厚度可能超出晶圆封装产线实际生产能力,晶圆A1背面也会进行研磨减薄以满足机台作业厚度限制;
步骤十、在晶圆堆叠体C2的正面及其四周的阶梯状侧壁涂覆介电层Ⅲ(300),介电层Ⅲ(300)在晶圆B4正面及晶圆堆叠体C2的阶梯状侧壁覆盖,其介电层开口(301)露出晶圆B4的金属互联层的顶层;
步骤十一、利用磁控溅射或者蒸镀的方法,晶圆堆叠体C2的正面及其四周的阶梯状侧壁形成金属种子层(310)覆盖,金属种子层(310)同时覆盖B4的金属互联层的顶层;
步骤十二、再在金属种子层(310)上继续涂光刻胶,光刻胶层(320)的厚度T 需要不小于晶圆B1、晶圆B2、晶圆B3、晶圆B4之间最厚晶圆厚度的50%,即T≥0.5*max{晶圆B1、晶圆B2、晶圆B3、晶圆B4};
在晶圆B4正面的光刻胶层(320)曝光出光刻胶层开口(323);
步骤十三、利用电镀工艺形成金属凸块(360),去除无用的光刻胶,并腐蚀掉无用的金属种子层(310),完成金属凸块(360)的制作。
7.根据权利要求6所述的封装方法,其特征在于,在步骤二中,对晶圆B1、晶圆B2、晶圆B3、晶圆B4的边缘进行切边修整,硅基(100)从上往下切割,仅至与硅穿孔(101)的底齐平;在步骤四中,通过机械研磨或化学刻蚀等减薄工艺将剩余的晶圆B1的硅基(100)进行减薄,至露出硅穿孔(101)的上表面,完成对晶圆B1、晶圆B2、晶圆B3、晶圆B4的边缘的修整。
8.根据权利要求7所述的封装方法,其特征在于,在步骤七中,晶圆B1、晶圆B2、晶圆B3、晶圆B4依次叠加,彼此之间连接时,金属互联层的顶层间的间隙填充有机树脂,所述有机树脂的厚度等于金属互联层的顶层的厚度。
9.根据权利要求8所述的封装方法,其特征在于,所述有机树脂包括环氧树脂或酚醛树脂。
10.根据权利要求9所述的封装方法,其特征在于,所述光刻胶层(320)边缘的处理方式包括:先通过遮光或者曝光的方式在晶圆B4边缘完成防渗圈(321),再通过曝光或者遮光的方式将边缘的光刻胶显影出来。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011632856.2A CN112382629A (zh) | 2020-12-31 | 2020-12-31 | 一种堆叠晶圆的封装结构及其封装方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202011632856.2A CN112382629A (zh) | 2020-12-31 | 2020-12-31 | 一种堆叠晶圆的封装结构及其封装方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN112382629A true CN112382629A (zh) | 2021-02-19 |
Family
ID=74590232
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202011632856.2A Pending CN112382629A (zh) | 2020-12-31 | 2020-12-31 | 一种堆叠晶圆的封装结构及其封装方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN112382629A (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114883186A (zh) * | 2022-07-11 | 2022-08-09 | 成都功成半导体有限公司 | 基于临时键合的晶圆背面加工方法及晶圆 |
-
2020
- 2020-12-31 CN CN202011632856.2A patent/CN112382629A/zh active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114883186A (zh) * | 2022-07-11 | 2022-08-09 | 成都功成半导体有限公司 | 基于临时键合的晶圆背面加工方法及晶圆 |
CN114883186B (zh) * | 2022-07-11 | 2022-10-18 | 成都功成半导体有限公司 | 基于临时键合的晶圆背面加工方法及晶圆 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8970047B2 (en) | Method for creating a 3D stacked multichip module | |
US8227343B2 (en) | Die stacking with an annular via having a recessed socket | |
TW202021073A (zh) | 封裝體 | |
CN102163659B (zh) | 发光二极管封装、高反射型硅次基板及其制造方法 | |
US8766422B2 (en) | Through hole via filling using electroless plating | |
US20030080398A1 (en) | Packaged integrated circuits and methods of producing thereof | |
CN113257778B (zh) | 一种3d堆叠且背部导出的扇出型封装结构及其制造方法 | |
US20230137800A1 (en) | Semiconductor package and formation method thereof | |
CN111508899A (zh) | 一种半导体封装的制备方法 | |
CN112382629A (zh) | 一种堆叠晶圆的封装结构及其封装方法 | |
CN112466869A (zh) | 一种堆叠晶圆的封装结构及其封装方法 | |
CN111883433B (zh) | 一种半导体晶片封装及其形成方法 | |
US6278618B1 (en) | Substrate strips for use in integrated circuit packaging | |
CN213936190U (zh) | 一种堆叠晶圆的封装结构 | |
EP2672511B1 (en) | 3d stacked multichip module and method of fabrication | |
CN115642142A (zh) | 芯片堆叠封装结构及封装方法 | |
WO2022095695A1 (zh) | Mcm封装结构及其制作方法 | |
CN214012940U (zh) | 一种堆叠晶圆的封装结构 | |
CN111952284A (zh) | 一种堆叠封装结构及其制造方法 | |
WO2022134940A1 (zh) | 裸片及其制作方法、芯片封装结构及其制作方法 | |
WO2022134651A1 (zh) | 裸片及其制作方法、芯片封装结构及其制作方法 | |
US20220285256A1 (en) | Wafer level packaging having redistribution layer formed utilizing laser direct structuring | |
CN113035809B (zh) | 硅通孔结构、封装结构及其制造方法 | |
CN115910944A (zh) | 一种具有五面保护功能的半导体封装结构及其制造方法 | |
CN116631978A (zh) | 一种半超导tsv转接板结构及制造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |