CN112366194A - 一种桥接芯片及半导体封装结构 - Google Patents

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Abstract

本发明实施例公开了一种桥接芯片及半导体封装结构。其中，桥接芯片，包括：上层布线层组和下层布线层组；其中，所述上层布线层组和所述下层布线层组均包括至少两层布线层；所述下层布线层组用于为逻辑芯片和存储芯片提供多路电源路径；所述上层布线层组用于为所述逻辑芯片和所述存储芯片提供信号互连路径；所述下层布线层组设置为通过设置于所述桥接芯片侧面的多个基板通孔和/或通过所述桥接芯片内部的多个穿硅通孔电性连接外部电源。本发明实施例的技术方案，实现SOC芯片的电源供电的充分性和可靠性。

Description

一种桥接芯片及半导体封装结构
技术领域
本发明实施例涉及半导体技术，尤其涉及一种桥接芯片及半导体封装结构。
背景技术
随着半导体工艺向更小的工艺制程推进，制程也越来越接近物理极限。对此需要先进高级的封装技术，这种封装由2D芯片转为将不同芯片集成一体的系统级芯片(Systemon Chip，SOC)，通过这种异构组合，进一步提升芯片的计算和存储密度。
2.5D高级封装是其中一种提升芯片的计算和存储密度的封装结构，在2.5D高级封装里面，会用到中阶层(Interposer)芯片。随着封装工艺的演进，目前已经衍生出了桥接芯片(Bridge Die，BRD)，和Interposer芯片相比，桥接芯片往往具有面积小，工艺复杂度低的特点，在整体封装中具有十分显著的成本优势。而这种结构需要保证电源供电的充分性和可靠性。
发明内容
本发明实施例提供一种桥接芯片及半导体封装结构，以实现保证SOC芯片电源供电的充分性和可靠性。
第一方面，本发明实施例提供了一种桥接芯片，包括：
上层布线层组和下层布线层组；
其中，所述上层布线层组和所述下层布线层组均包括至少两层布线层；
所述下层布线层组用于为逻辑芯片和存储芯片提供多路电源路径；所述上层布线层组用于为所述逻辑芯片和所述存储芯片提供信号互连路径；
所述下层布线层组设置为通过设置于所述桥接芯片侧面的多个基板通孔和/或通过所述桥接芯片内部的多个穿硅通孔电性连接外部电源。
第二方面，本发明实施例还提供了一种半导体封装结构，包括逻辑芯片、存储芯片和基板，其特征在于，还包括本发明任意实施例提供的桥接芯片和一布线板；
所述逻辑芯片和所述存储芯片相间隔地设置在所述布线板上；
所述桥接芯片设置在所述布线板下；
所述基板设置在所述桥接芯片下；
所述逻辑芯片和所述存储芯片均通过所述布线板与所述桥接芯片电性连接；其中，所述逻辑芯片的第一信号端和所述存储芯片的第二信号端通过所述布线板分别电性连接所述桥接芯片的所述上层布线层组以互通信号。
本发明实施例通过在桥接芯片中设置两个布线层组，并将其中一个用作布置电源路径为芯片供电，实现保证SOC芯片电源供电的充分性和可靠性的效果。
附图说明
图1是本发明实施例中的一种桥接芯片的结构示意图；
图2是本发明实施例中的桥接芯片的上层布线层组的局部结构示意图；
图3是本发明实施例中的一种桥接芯片的结构示意图；
图4是本发明实施例中的一种桥接芯片的结构示意图；
图5是本发明实施例中的一种半导体封装结构的结构示意图；
图6是本发明实施例中的一种半导体封装结构的结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
图1所示的为本发明实施例提供的一种桥接芯片，该桥接芯片可适用于半导体芯片2.5D封装结构中采用的桥接芯片，该桥接芯片10，包括：上层布线层组和下层布线层组；其中，上层布线层组和下层布线层组均包括至少两层布线层；如图1所示，以上层布线层组和下层布线层组均包括两层布线层为例。
下层布线层组120用于为逻辑芯片和存储芯片提供多路电源路径；上层布线层组110用于为逻辑芯片和存储芯片提供信号互连路径。桥接芯片中的布线层组堆叠设置，本发明实施例中将半导体芯片封装结构中桥接芯片靠近逻辑芯片和存储芯片的一侧作为上方，也就是当图1所示的桥接芯片布置在半导体芯片封装结构中时，逻辑芯片和存储芯片是布置在图1所示桥接芯片的上方。下层布线层组120中的布线层将逻辑芯片的电源结点和存储芯片的电源结点连接到外部电源，从而为逻辑芯片和存储芯片提供了多路电源路径，可以选择下层布线层组120中的布线层分别为逻辑芯片和存储芯片提供电源路径，使得逻辑芯片和存储芯片获得了可靠地供电。
下层布线层组120设置为通过设置于桥接芯片侧面的多个基板通孔和/或通过桥接芯片内部的多个穿硅通孔电性连接外部电源。其中，下层布线层组120为逻辑芯片和存储芯片提供了电源路径，桥接芯片中的布线层组是堆叠设置的，所以处于桥接芯片下层的下层布线层组120可以通过桥接芯片侧面的多个基板通孔电性连接外部电源，也可以通过桥接芯片内部的多个穿硅通孔电性连接外部电源，通过穿硅通孔电性可以连接桥接芯片正下方的外部电源焊球，电源路径更短。
逻辑芯片和存储芯片需要进行信号传输，而桥接芯片10中上层布线层组110则可以为逻辑芯片和存储芯片之间的信号传输提供信号互连路径，并且由桥接芯片10所提供的信号互连路径是高速度和高密度的，这里面的高速度，至少2Gbps以上，如此可以提高SOC中逻辑芯片和存储芯片间的信号传输效率。
本实施例的技术方案，在桥接芯片中设置两个布线层组，并将其中一个用作布置电源路径为芯片供电，实现保证SOC芯片电源供电的充分性和可靠性的效果。
在一种实现方式中，下层布线层组120的相邻布线层的电源线121方向相互垂直。其中，下层布线层组120包括的布线层的数量至少为两个，同一个布线层中设置的电源线相互平行，而上下相邻的布线层中设置的电源线相互垂直，这样不同布线层中的电源线在通电时对相邻布线层中的电源线干扰较小，保证逻辑芯片和存储芯片的供电稳定。如图2所示下层布线层组120的局部结构示意图，图2中所示下层布线层组120中的布线层的数量为两个为例。一个布线层中可以设置多条电源线121，同一布线层中设置的电源线121相互平行，而上下相邻的布线层中设置的电源线121相互垂直。
在一种实现方式中，上层布线层组110的布线层包括信号线和电磁屏蔽线，信号线和电磁屏蔽线交替平行设置。其中，上层布线层组110包括的布线层的数量至少为两个，每个布线层中设置信号线111和电磁屏蔽线112，同一布线层中信号线111和电磁屏蔽线112交替平行设置，避免同一布线层中的信号间的噪声干扰。上层布线层组110中相邻布线层中的信号线111可以交错设置或对齐设置。对于相邻布线层中的信号线111可以是对齐设置的，也可以是交错设置的，在相邻布线层中的信号线交错设置的情况下，信号线会与相邻布线层中的电磁屏蔽线对齐。如图3所示，以垂直信号线的剖面展示的桥接芯片的结构示意图，图3中以上层布线层组110中相邻布线层中的信号线111交错设置为例，布线层中可以设置多条信号线111和电磁屏蔽线112。图3中以左斜线填充的正方形为信号线111，以右斜线填充的矩形为电磁屏蔽线112。下层布线层组120中靠近上层布线层组110的布线层中的电源线121的方向与邻近的上层布线层组110的布线层中的信号线111方向垂直。
在一种实现方式中，如图4所示，上层布线层组110中的相邻布线层之间设置有电磁屏蔽层130。其中，在内部设置有信号线的相邻布线层之间设置电磁屏蔽层130，可以避免相邻布线层信号间的噪声干扰问题。
图5所示的为本发明实施例提供的一种半导体封装结构，该半导体封装结构包括逻辑芯片20、存储芯片30和基板40，还包括上述实施例提供的桥接芯片10和一布线板50；
逻辑芯片20和存储芯片30相间隔地设置在布线板50上；
桥接芯片10设置在布线板50下；
基板40设置在桥接芯片10下；
逻辑芯片20和存储芯片30均通过布线板50与桥接芯片10电性连接；其中，逻辑芯片20的第一信号端21和存储芯片30的第二信号端31通过布线板50分别电性连接桥接芯片10的上层布线层组110以互通信号。
其中，逻辑芯片20和存储芯片30都设置在布线板50之上，两者之间存有一定距离。而桥接芯片10设置在布线板50下，逻辑芯片20的第一信号端和存储芯片30的第二信号端是逻辑芯片20和存储芯片30之间进行信号传输的端子，逻辑芯片20的第一信号端和存储芯片30的第二信号端具备对应连接关系，而具备该种对应连接关系的逻辑芯片20的第一信号端和存储芯片30的第二信号端分别与桥接芯片10中上层布线层组中的信号线连接，以实现逻辑芯片20与存储芯片30的信号互通。布线板50包括至少一层金属布线层，逻辑芯片20和存储芯片30都设置在布线板50上，而桥接芯片10设置在布线板50下，所以需要逻辑芯片20、存储芯片30和桥接芯片10都连接到布线板50中的金属布线层，实现来逻辑芯片20和存储芯片30与桥接芯片10的电性连接。
在一种实现方式中，如图6所示，逻辑芯片20的第一供电端22和存储芯片30的第二供电端32通过布线板50分别电性连接桥接芯片10的下层布线层组120以获得供电；
桥接芯片10的下层布线层组120可以通过设置于桥接芯片10侧面的基板通孔和/或通过桥接芯片内部的多个穿硅通孔电性连接基板40以连接外部电源焊球。图6中，下层布线层组120中包括两个布线层，靠上的布线层中的电源线通过穿硅通孔连接到基板40的外部电源焊球(图6中从左至右第5个外部电源焊球)上，通过基板通孔导线连接到基板40的外部电源焊球(图6中从左至右第3个外部电源焊球)上；靠下的布线层中的电源线通过穿硅通孔连接到基板40的外部电源焊球(图6中从右至左第5个外部电源焊球)上，通过基板通孔导线连接到基板40的外部电源焊球(图6中从右至左第3个外部电源焊球)上。
其中，逻辑芯片20的第一供电端是通过桥接芯片10来获得供电的端子，存储芯片30的第二供电端也是通过桥接芯片10来获得供电的端子。桥接芯片10的下层布线层组120连接到外部电源焊球，可以将来自外部电源的供电提供给逻辑芯片20和存储芯片30。可以理解的是，逻辑芯片20和存储芯片30的供电来源包括但不限于桥接芯片10。
在一种实现方式中，如图6所示，逻辑芯片20的第三供电端23和存储芯片30的第四供电端33通过多个基板通孔电性连接基板40的外部电源焊球；
逻辑芯片20的第三信号端24和存储芯片30的第四信号端34通过多个基板通孔电性连接基板40的外部芯片信号焊球。
其中，逻辑芯片20和存储芯片30可以从桥接芯片10获取供电，还可以由基板40直接连接外部电源来获取供电。而且，还可以通过基板40与其他外部芯片传输信号。
在一种实现方式中，逻辑芯片20和存储芯片30均与桥接芯片10部分交叠。也就是逻辑芯片20在垂直方向上与桥接芯片10部分交叠，存储芯片30在垂直方向上也与桥接芯片10部分交叠。这样设置可以缩短逻辑芯片20和存储芯片30之间的信号传输距离。
在一种实现方式中，逻辑芯片20与桥接芯片10交叠区域内的第一供电端电性连接桥接芯片10的下层布线层组以获得供电；存储芯片30与桥接芯片10交叠区域内的第二供电端电性连接桥接芯片10的下层布线层组以获得供电。这样设置可以缩短逻辑芯片20和存储芯片30从桥接芯片10获取供电的电源路径距离。对于逻辑芯片20来说，由基板40直接连接外部电源来获取供电的第三供电端23可以是处于逻辑芯片20与桥接芯片10交叠区域外的，第三信号端24也可以是处于逻辑芯片20与桥接芯片10交叠区域外的，而由桥接芯片10连接外部电源来获取供电的第一供电端22可以是处于逻辑芯片20与桥接芯片10交叠区域内的。对于存储芯片30来说，由基板40直接连接外部电源来获取供电的第四供电端33可以是处于存储芯片30与桥接芯片10交叠区域外的，第四信号端34也可以是处于存储芯片30与桥接芯片10交叠区域外的，而由桥接芯片10连接外部电源来获取供电的第二供电端32可以是处于存储芯片30与桥接芯片10交叠区域内的。
在一种实现方式中，基板40上围绕桥接芯片10的至少一圈焊球中的至少部分作为外部电源焊球，其中，每圈焊球中的外部电源焊球交替设置为电源焊球和地焊球。其中，基板40上的焊球有部分处于桥接芯片10下方，还有部分处于桥接芯片10投影的周围，围绕着桥接芯片10可以设置至少一圈焊球，而每圈焊球中的至少部分焊球可以作为外部电源焊球，用于连接外部电源为SOC供电。外部电源焊球包括电源焊球和地焊球，对于某一圈焊球中的外部电源焊球可以交替设置用于连接外部电源的电源焊球和用于接地的地焊球。例如，基板上围绕着桥接芯片的一圈焊球都作为外部电源焊球，并且按照顺时针方向或逆时针方向一个电源焊球，然后一个地焊球，然后一个电源焊球如此交替设置。当然也可以选择这圈焊球中的一部分作为外部电源焊球，交替设置为电源焊球和地焊球。
本发明实施例提供的半导体封装结构，桥接芯片可以提供逻辑芯片和存储芯片之间的高速度高密度信号，信号间的噪声干扰也可以得到有效抑制。并且逻辑芯片和存储芯片可以获取可靠供电。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (13)

1.一种桥接芯片，其特征在于，包括：
上层布线层组和下层布线层组；
其中，所述上层布线层组和所述下层布线层组均包括至少两层布线层；
所述下层布线层组用于为逻辑芯片和存储芯片提供多路电源路径；所述上层布线层组用于为所述逻辑芯片和所述存储芯片提供信号互连路径；
所述下层布线层组设置为通过设置于所述桥接芯片侧面的多个基板通孔和/或通过所述桥接芯片内部的多个穿硅通孔电性连接外部电源。
2.根据权利要求1所述的桥接芯片，其特征在于，所述上层布线层组和所述下层布线层组均包括两层所述布线层。
3.根据权利要求1所述的桥接芯片，其特征在于，所述下层布线层组的相邻所述布线层的电源线方向相互垂直。
4.根据权利要求1所述的桥接芯片，其特征在于，所述上层布线层组的所述布线层包括信号线和电磁屏蔽线，所述信号线和所述电磁屏蔽线交替平行设置。
5.根据权利要求4所述的桥接芯片，其特征在于，所述上层布线层组中相邻所述布线层中的所述信号线交错设置或对齐设置。
6.根据权利要求1-5任一项所述的桥接芯片，其特征在于，所述上层布线层组中的相邻所述布线层之间设置有电磁屏蔽层。
7.一种半导体封装结构，包括逻辑芯片、存储芯片和基板，其特征在于，还包括权利要求1-6任一项所述的桥接芯片和一布线板；
所述逻辑芯片和所述存储芯片相间隔地设置在所述布线板上；
所述桥接芯片设置在所述布线板下；
所述基板设置在所述桥接芯片下；
所述逻辑芯片和所述存储芯片均通过所述布线板与所述桥接芯片电性连接；其中，所述逻辑芯片的第一信号端和所述存储芯片的第二信号端通过所述布线板分别电性连接所述桥接芯片的所述上层布线层组以互通信号。
8.根据权利要求7所述的半导体封装结构，其特征在于：
所述逻辑芯片的第一供电端和所述存储芯片的第二供电端通过所述布线板分别电性连接所述桥接芯片的所述下层布线层组以获得供电；
所述桥接芯片的所述下层布线层组通过设置于所述桥接芯片侧面的多个基板通孔和/或通过所述桥接芯片内部的多个穿硅通孔电性连接所述基板的外部电源焊球。
9.根据权利要求7或8所述的半导体封装结构，其特征在于：
所述逻辑芯片的第三供电端和所述存储芯片的第四供电端通过多个基板通孔电性连接所述基板的外部电源焊球；
所述逻辑芯片的第三信号端和所述存储芯片的第四信号端通过多个基板通孔电性连接所述基板的外部芯片信号焊球。
10.根据权利要求7或8所述的半导体封装结构，其特征在于：
所述逻辑芯片和所述存储芯片均与所述桥接芯片部分交叠。
11.根据权利要求10所述的半导体封装结构，其特征在于：
所述逻辑芯片与所述桥接芯片交叠区域内的所述第一供电端电性连接所述桥接芯片的所述下层布线层组以获得供电；所述存储芯片与所述桥接芯片交叠区域内的所述第二供电端电性连接所述桥接芯片的所述下层布线层组以获得供电；
所述桥接芯片的下层布线层组通过所述穿硅通孔电性连接到所述桥接芯片正下方的所述基板的外部电源焊球。
12.根据权利要求11所述的半导体封装结构，其特征在于：
所述基板上围绕所述桥接芯片的至少一圈焊球中的至少部分作为所述外部电源焊球，其中，每圈所述焊球中的所述外部电源焊球交替设置为电源焊球和地焊球。
13.根据权利要求7所述的半导体封装结构，其特征在于，所述布线板包括至少一层金属布线层。
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050195891A1 (en) * 2001-10-05 2005-09-08 Sony Corporation High frequency module board device
CN101170106A (zh) * 2006-10-23 2008-04-30 国际商业机器公司 叠层芯片封装及其制造方法和系统
CN101542726A (zh) * 2008-11-19 2009-09-23 香港应用科技研究院有限公司 具有硅通孔和侧面焊盘的半导体芯片
CN102543965A (zh) * 2010-12-10 2012-07-04 台湾积体电路制造股份有限公司 具有减小的rf损耗的射频封装
CN105428347A (zh) * 2015-12-28 2016-03-23 中南大学 一种微系统三维芯片叠层封装的改进方法
CN205320364U (zh) * 2015-11-13 2016-06-15 唐水 一种pcb板结构
CN107306511A (zh) * 2015-08-20 2017-10-31 瑞萨电子株式会社 半导体器件
CN109087905A (zh) * 2017-06-14 2018-12-25 创意电子股份有限公司 半导体封装装置及其半导体配线基板

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050195891A1 (en) * 2001-10-05 2005-09-08 Sony Corporation High frequency module board device
CN101170106A (zh) * 2006-10-23 2008-04-30 国际商业机器公司 叠层芯片封装及其制造方法和系统
CN101542726A (zh) * 2008-11-19 2009-09-23 香港应用科技研究院有限公司 具有硅通孔和侧面焊盘的半导体芯片
CN102543965A (zh) * 2010-12-10 2012-07-04 台湾积体电路制造股份有限公司 具有减小的rf损耗的射频封装
CN107306511A (zh) * 2015-08-20 2017-10-31 瑞萨电子株式会社 半导体器件
CN205320364U (zh) * 2015-11-13 2016-06-15 唐水 一种pcb板结构
CN105428347A (zh) * 2015-12-28 2016-03-23 中南大学 一种微系统三维芯片叠层封装的改进方法
CN109087905A (zh) * 2017-06-14 2018-12-25 创意电子股份有限公司 半导体封装装置及其半导体配线基板

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PB01 Publication
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SE01 Entry into force of request for substantive examination
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Inventor after: He Yongsong

Inventor after: Chen Xiaoqiang

Inventor after: Yu Jinjin

Inventor after: Qin Zheng

Inventor after: Gu Donghua

Inventor after: Yin Pengyue

Inventor after: Chai Jing

Inventor after: Qiu Xuesong

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GR01 Patent grant
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