CN112349770A - 一种碳化硅功率器件复合终端结构及其制备方法 - Google Patents

一种碳化硅功率器件复合终端结构及其制备方法 Download PDF

Info

Publication number
CN112349770A
CN112349770A CN202011059251.9A CN202011059251A CN112349770A CN 112349770 A CN112349770 A CN 112349770A CN 202011059251 A CN202011059251 A CN 202011059251A CN 112349770 A CN112349770 A CN 112349770A
Authority
CN
China
Prior art keywords
region
etching
dose
ion implantation
silicon carbide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202011059251.9A
Other languages
English (en)
Other versions
CN112349770B (zh
Inventor
王俊
俞恒裕
梁世维
刘航志
江希
彭子舜
岳伟
杨余
张倩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hunan University
Original Assignee
Hunan University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hunan University filed Critical Hunan University
Priority to CN202011059251.9A priority Critical patent/CN112349770B/zh
Publication of CN112349770A publication Critical patent/CN112349770A/zh
Application granted granted Critical
Publication of CN112349770B publication Critical patent/CN112349770B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8258—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using a combination of technologies covered by H01L21/8206, H01L21/8213, H01L21/822, H01L21/8252, H01L21/8254 or H01L21/8256
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0626—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a localised breakdown region, e.g. built-in avalanching region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公布了一种碳化硅功率器件复合终端结构，其特征在于，包括器件元胞和复合终端，所述复合终端包括斜面刻蚀工艺形成的结终端延伸结构和离子注入工艺形成的结终端延伸结构。本发明还公开一种碳化硅功率器件复合终端结构的制备方法。本发明采用现有的工艺技术的同时提高了终端的耐压，进一步提高器件的可靠性和稳定性。

Description

一种碳化硅功率器件复合终端结构及其制备方法
技术领域
本发明属于半导体领域，具体为一种碳化硅功率器件复合终端结构及其制备方法。
背景技术
随着半导体材料技术和工艺技术的不断提高，第三代宽禁带半导体碳化硅器件已经逐步商用化代替传统的硅基器件；并且成功研制了多种SiC器件，例如：SiC MOSFET、SiCJEFT、SiC SBD和SiC GTO等。而在这些极具发展潜力的碳化硅器件中，SiC GTO可以实现最高的电流处理能力，并且在大电流工况下具有最低的通态损耗，特别是在脉冲功率应用场合，SiC GTO器件的dv/dt和di/dt耐量明显优于其他任何器件，使得宽禁带器件在高压领域拓宽了应用市场。可以广泛应用于高压直流输电、轨道交通、脉冲功率、冶金化工、新能源汽车及国防等战略性产业领域。
在高压功率器件制备上常用的终端技术有多步刻蚀结终端延伸终端和多步离子注入结终端延伸终端。多步刻蚀终端对刻蚀的深度和宽度非常敏感，并且刻蚀工艺刻蚀的沟槽粗糙度难以满足实际需求；离子注入形成的结终端延伸对注入剂量非常敏感，需要对注入剂量有严格的控制，且离子注入后需要进行高温退火激活，激活率受退火温度和时间影响。从而影响器件性能，难以充分发挥碳化硅材料耐高压的属性。
传统的单独的离子注入工艺简单易于实现，但形成的结终端延伸结构对注入剂量十分敏感，且容易受到高温退火工艺对离子激活率的影响；多步刻蚀工艺可以完全省去离子注入的一些不利影响，但是要极大的提高终端耐压，缓解电场集中，需要多次刻蚀沟槽等，增大工艺难度和成本。
因此，亟待需要一种高压高功率碳化硅器件的终端结构及其制备方法，在目前国内工艺能实现的基础上，尽可能充分发挥碳化硅的材料优势，提高高压碳化硅器件的耐压性能。
发明内容
本发明的目的是针对以上问题，提供一种碳化硅功率器件复合终端结构，采用现有的工艺技术的同时提高了终端的耐压，进一步提高器件的可靠性和稳定性。
为实现以上目的，本发明采用的技术方案是：
一种碳化硅功率器件复合终端结构，包括器件元胞和复合终端，所述复合终端包括斜面刻蚀工艺形成的结终端延伸结构（8）和离子注入工艺形成的结终端延伸结构（9）。
优选的，所述器件元胞包括：N+ SiC衬底（2）；
位于所述N+ SiC衬底（2）上的P缓冲层（3）；
位于所述P缓冲层（3）上的P-漂移区（4）；
位于所述P-漂移区（4）上的N基区（6），在N基区（6）上进行离子注入形成高浓度的门极区（7），形成欧姆接触；
位于所述N基区（6）上的P+阳极区（5）。
优选的，所述斜面刻蚀工艺形成的结终端延伸结构（8）包括在N基区（6）形成的刻蚀斜面和从N基区（6）刻蚀到P-漂移区（4）形成的刻蚀平面。
优选的，所述离子注入工艺形成的结终端延伸结构（9）包括JTE1剂量区域（92）。
优选的，所述离子注入工艺形成的结终端延伸结构（9）包括JTE2剂量区域（93），所述JTE2剂量区域（93）部分或全部叠加在JTE1剂量区域（92）上。
一种用于碳化硅功率器件复合终端结构的制备方法，
（1）清洗碳化硅门极可关断晶闸管外延片；
（2）在外延片沉积保护层，刻蚀形成阳极台面；
（3）门极台面刻蚀；
（4）门极区域进行离子注入，形成高浓度区域便于形成欧姆接触，随后高温退火处理，激活氮离子；
（5）复合终端结构的制备；
i) 第一次刻蚀斜面，仅在N基区刻蚀，形成 5°-60°刻蚀斜角，刻蚀斜面JTE长度为60um-100um，刻蚀深度为1.2um-1.7um；
ii) 第二次斜面刻蚀从N基区刻蚀到P-漂移区，刻蚀的斜角和第一次刻蚀参数一致，刻蚀深度为0.5um-2um,刻蚀长度为剩余的整个终端；
iii）在第二次刻蚀斜角后，对P-漂移区进行第一次离子注入形成JTE1剂量区域（92），注入剂量为4e12cm-2-2.7e13cm-2，本次离子区域分成四次不同注入能量和注入剂量，且四次注入的能量和剂量依次递减，形成均匀分布区域；
iV）退火工艺处理；
（6）在外延片上表面进行钝化，形成两层氧化层；
（7）刻蚀出阳极接触区，在其表面溅射金属、退火形成P+欧姆接触和N+门极区的欧姆接触；
（8）再进行钝化、刻蚀形成接触窗口溅射铝金属；随后在外延片下表面形成阴极欧姆接触。
优选的，第一步离子注入中四次注入的能量和剂量分别为180keV，3.55e12cm-2；120keV,2.28e12cm-2；65keV,2e12cm-2；20keV,1.17e12cm-2。
优选的，步骤 5中还包括对P-漂移区进行第二次离子注入，形成JTE2剂量区域（93），所述JTE2剂量区域（93）与JTE1剂量区域（92）叠加部分形成JTE1+JTE2剂量交错区域（91），第二次离子注入剂量为2e12cm-2-9e12cm-2，本次离子区域分成四次不同注入能量和注入剂量，且四次注入的能量和剂量依次递减。
优选的，第二步离子注入中四次注入的能量和剂量分别为180keV,1.8e12cm-2；120keV,1.14e12cm-2；65keV,1e12cm-2；20keV, 0.56e12cm-2。
优选的，步骤3中对门极台面反复刻蚀，并通过探针确定刻蚀深度；步骤4在门极区域进行氮离子注入，形成高浓度区域便于形成欧姆接触，随后高温退后激活氮离子。
本发明的有益效果：
1、本发明通过设置复合终端，提高了终端的耐压，实现接近理想平面PN结耐压的95%，采用现有的工艺技术，不会增大工艺的难度，可以很好的提高器件的可靠性和稳定性。
2、本发明采用一步斜面刻蚀来缓解主结处的电场，不涉及对刻蚀沟槽工艺，且对刻蚀的深度范围足够大给工艺上有足够的裕量。
3、本发明的复合终端包括斜面刻蚀结终端延伸结构和离子注入工艺形成的结终端延伸结构，利用斜面刻蚀结终端延伸结构作为主要部分来缓解主结电场，初步改善电场分布，而斜面刻蚀会在最后的一个刻蚀角处产生电场集中，离子注入工艺形成的结终端延伸结构用于缓解刻蚀角处的电场集中，极大的增加了终端的可靠性。
4、采用本发明的终端结构可以提高多调制环离子注入剂量窗口的范围。
附图说明
图1为本发明离子注入工艺形成的结终端延伸结构为多环调制JTE复合终端的结构示意图；
图2为本发明离子注入工艺形成的结终端延伸结构为三区域JTE复合终端的结构示意图；
图3为本发明离子注入工艺形成的结终端延伸结构为场限环JTE复合终端的结构示意图；
图4为本发明离子注入工艺形成的结终端延伸结构为保护环辅助JTE复合终端的结构示意图；
图5为本发明斜面刻蚀终端结构的电场分布图；
图6为本发明斜面刻蚀终端结构与多环调制JTE复合终端的电场分布图；
图7为本发明斜面刻蚀终端结构与多环调制JTE复合终端的静电势分布图；
图8为本发明斜面刻蚀终端结构与多环调制JTE复合终端的制备流程图。
具体实施方式
为了使本领域技术人员更好地理解本发明的技术方案，下面结合附图对本发明进行详细描述，本部分的描述仅是示范性和解释性，不应对本发明的保护范围有任何的限制作用。
实施例1
如图1所示，一种碳化硅功率器件复合终端结构，包括器件元胞和复合终端，复合终端包括斜面刻蚀工艺形成的结终端延伸结构8和离子注入工艺形成的结终端延伸结构9。
在本实施例中，器件元胞包括：N+ SiC衬底2；
位于N+ SiC衬底2上的P缓冲层3；
位于P缓冲层3上的P-漂移区4；
位于P-漂移区4上的N基区6，在N基区6上进行离子注入形成高浓度的门极区7，形成欧姆接触；
位于N基区6上的P+阳极区5。
在本实施例中，斜面刻蚀工艺形成的结终端延伸结构8包括在N基区6形成的刻蚀斜面和从N基区6刻蚀到P-漂移区4形成的刻蚀平面。
在本实施例中，离子注入工艺形成的结终端延伸结构8包括JTE1剂量区域92和JTE2剂量区域93，JTE2剂量区域93部分叠加在JTE1剂量区域92上形成多环调制JTE。
一种用于碳化硅功率器件复合终端结构的制备方法，
（1）清洗碳化硅门极可关断晶闸管外延片；
（2）在外延片沉积保护层，刻蚀形成阳极台面；
（3）门极台面刻蚀；
（4）门极区域进行离子注入，形成高浓度区域便于形成欧姆接触，随后高温退火处理，激活氮离子；
（5）复合终端结构的制备；
i) 第一次刻蚀斜面，仅在N基区刻蚀，形成 5°刻蚀斜角，刻蚀斜面JTE长度为60um，刻蚀深度为1.2um；
ii) 第二次斜面刻蚀从N基区刻蚀到P-漂移区，刻蚀的斜角和第一次刻蚀参数一致，刻蚀深度为0.5um,刻蚀长度为剩余的整个终端；
iii）在第二次刻蚀斜角后，对P-漂移区进行第一次离子注入形成JTE1剂量区域（92），注入剂量为4e12cm-2，本次离子区域分成四次不同注入能量和注入剂量，且四次注入的能量和剂量依次递减，形成均匀分布区域；
iV）对P-漂移区进行第二次离子注入，形成JTE2剂量区域93，所述JTE2剂量区域93与JTE1剂量区域92叠加部分形成JTE1+JTE2剂量交错区域91，第二次离子注入剂量为2e12cm-2，本次离子区域分成四次不同注入能量和注入剂量，且四次注入的能量和剂量依次递减；
V）退火工艺处理；
（6）在外延片上表面进行钝化，形成两层氧化层；
（7）刻蚀出阳极接触区，在其表面溅射金属、退火形成P+欧姆接触和N+门极区的欧姆接触；
（8）再进行钝化、刻蚀形成接触窗口溅射铝金属；随后在外延片下表面形成阴极欧姆接触。
在本实施例中，步骤3中对门极台面反复刻蚀，并通过探针确定刻蚀深度。
在本实施例中，步骤4在门极区域进行氮离子注入，形成高浓度区域便于形成欧姆接触，随后高温退后激活氮离子。
在本实施例中， 第一步离子注入中四次注入的能量和剂量分别为180keV，1.58e12cm-2；120keV,1.01e12cm-2；65keV,0.89e12cm-2；20keV,0.52e12cm-2；第二步离子注入中四次注入的能量和剂量分别为180keV,0.79e12cm-2；120keV,0.51e12cm-2；65keV,0.44e12cm-2；20keV, 0.26e12cm-2。
多环调制JTE在制备步骤5中，JTE1剂量区域92与斜面刻蚀工艺形成的结终端延伸结构8连接，JTE1剂量区域92内穿插设置多个JTE1+JTE2剂量交错区域91，JTE2剂量区域93与JTE1剂量区域92连接。
图5显示的是不同刻蚀斜面JTE的长度下的电场分布，刻蚀斜面JTE的长度增大，在有源区边缘的峰值电场大幅下降，刻蚀斜面JTE长度增加到60um的时候，在有源区边缘的电场峰值改善不明显。因此采用刻蚀斜面JTE长度等于或大于60um.
图6是最优化的电场分布，通过斜面刻蚀工艺形成的结终端延伸结构与多环调制JTE复合的终端对耗尽层的延伸，在传统两次斜面刻蚀的基础上大大降低了有源区边缘的电场峰值，也减低了在刻蚀斜角处的电场集中效应。电场分布区域平缓，最大峰值电场小于1.8MeV/cm，极大的提高了碳化硅门极可关断晶闸管器件的耐压，使其能够实现理想阻断电压的95%以上。
附图7是阻断电压下的静电势分布，电势从有源区边缘缓慢下降到终端区域的边缘，极大的保证了器件的稳定性和可靠性。
实施例2
一种碳化硅功率器件复合终端结构，包括器件元胞和复合终端，复合终端包括斜面刻蚀工艺形成的结终端延伸结构8和离子注入工艺形成的结终端延伸结构9。
在本实施例中，器件元胞包括：N+ SiC衬底2；
位于N+ SiC衬底2上的P缓冲层3；
位于P缓冲层3上的P-漂移区4；
位于P-漂移区4上的N基区6，在N基区6上进行离子注入形成高浓度的门极区7，形成欧姆接触；
位于N基区6上的P+阳极区5。
在本实施例中，斜面刻蚀工艺形成的结终端延伸结构8包括在N基区6形成的刻蚀斜面和从N基区6刻蚀到P-漂移区4形成的刻蚀平面。
在本实施例中，离子注入工艺形成的结终端延伸结构8包括JTE1剂量区域92和JTE2剂量区域93，JTE2剂量区域93部分叠加在JTE1剂量区域92上形成多环调制JTE。
一种用于碳化硅功率器件复合终端结构的制备方法，
（1）清洗碳化硅门极可关断晶闸管外延片；
（2）在外延片沉积保护层，刻蚀形成阳极台面；
（3）门极台面刻蚀；
（4）门极区域进行离子注入，形成高浓度区域便于形成欧姆接触，随后高温退火处理，激活氮离子；
（5）复合终端结构的制备；
i) 第一次刻蚀斜面，仅在N基区刻蚀，形成 60°刻蚀斜角，刻蚀斜面JTE长度为100um，刻蚀深度为1.7um；
ii) 第二次斜面刻蚀从N基区刻蚀到P-漂移区，刻蚀的斜角和第一次刻蚀参数一致，刻蚀深度为2um,刻蚀长度为剩余的整个终端；
iii）在第二次刻蚀斜角后，对P-漂移区进行第一次离子注入形成JTE1剂量区域（92），注入剂量为1.8e13cm-2，本次离子区域分成四次不同注入能量和注入剂量，且四次注入的能量和剂量依次递减，形成均匀分布区域；
iV）对P-漂移区进行第二次离子注入，形成JTE2剂量区域93，所述JTE2剂量区域93与JTE1剂量区域92叠加部分形成JTE1+JTE2剂量交错区域91，第二次离子注入剂量为9e12cm-2，本次离子区域分成四次不同注入能量和注入剂量，且四次注入的能量和剂量依次递减；
V）退火工艺处理；
（6）在外延片上表面进行钝化，形成两层氧化层；
（7）刻蚀出阳极接触区，在其表面溅射金属、退火形成P+欧姆接触和N+门极区的欧姆接触；
（8）再进行钝化、刻蚀形成接触窗口溅射铝金属；随后在外延片下表面形成阴极欧姆接触。
在本实施例中，步骤3中对门极台面反复刻蚀，并通过探针确定刻蚀深度。
在本实施例中，步骤4在门极区域进行氮离子注入，形成高浓度区域便于形成欧姆接触，随后高温退后激活氮离子。
在本实施例中，第一步离子注入中四次注入的能量和剂量分别为180keV，7.1e12cm-2；120keV,4.56e12cm-2；65keV,4e12cm-2；20keV,2.34e12cm-2；第二步离子注入中四次注入的能量和剂量分别为180keV, 3.55e12cm-2；120keV, 2.28e12cm-2；65keV,2e12cm-2；20keV, 1.17e12cm-2。
多环调制JTE在制备步骤5中，JTE1剂量区域92与斜面刻蚀工艺形成的结终端延伸结构8连接，JTE1剂量区域92内穿插设置多个JTE1+JTE2剂量交错区域91，JTE2剂量区域93与JTE1剂量区域92连接。
图5显示的是不同刻蚀斜面JTE的长度下的电场分布，刻蚀斜面JTE的长度增大，在有源区边缘的峰值电场大幅下降，刻蚀斜面JTE长度增加到60um的时候，在有源区边缘的电场峰值改善不明显。因此采用刻蚀斜面JTE长度等于或大于60um.
图6是最优化的电场分布，通过斜面刻蚀工艺形成的结终端延伸结构与多环调制JTE复合的终端对耗尽层的延伸，在传统两次斜面刻蚀的基础上大大降低了有源区边缘的电场峰值，也减低了在刻蚀斜角处的电场集中效应。电场分布区域平缓，最大峰值电场小于1.8MeV/cm，极大的提高了碳化硅门极可关断晶闸管器件的耐压，使其能够实现理想阻断电压的95%以上。
附图7是阻断电压下的静电势分布，电势从有源区边缘缓慢下降到终端区域的边缘，极大的保证了器件的稳定性和可靠性。
实施例3
一种碳化硅功率器件复合终端结构，包括器件元胞和复合终端，复合终端包括斜面刻蚀工艺形成的结终端延伸结构8和离子注入工艺形成的结终端延伸结构9。
在本实施例中，器件元胞包括：N+ SiC衬底2；
位于N+ SiC衬底2上的P缓冲层3；
位于P缓冲层3上的P-漂移区4；
位于P-漂移区4上的N基区6，在N基区6上进行离子注入形成高浓度的门极区7，形成欧姆接触；
位于N基区6上的P+阳极区5。
在本实施例中，斜面刻蚀工艺形成的结终端延伸结构8包括在N基区6形成的刻蚀斜面和从N基区6刻蚀到P-漂移区4形成的刻蚀平面。
在本实施例中，离子注入工艺形成的结终端延伸结构8包括JTE1剂量区域92和JTE2剂量区域93，JTE2剂量区域93部分叠加在JTE1剂量区域92上形成多环调制JTE。
一种用于碳化硅功率器件复合终端结构的制备方法，
1清洗碳化硅门极可关断晶闸管外延片；
2在外延片沉积保护层，刻蚀形成阳极台面；
3门极台面刻蚀；
4门极区域进行离子注入，形成高浓度区域便于形成欧姆接触，随后高温退火处理，激活氮离子；
5复合终端结构的制备；
i) 第一次刻蚀斜面，仅在N基区刻蚀，形成 30°刻蚀斜角，刻蚀斜面JTE长度为80um，刻蚀深度为1.5um；
ii) 第二次斜面刻蚀从N基区刻蚀到P-漂移区，刻蚀的斜角和第一次刻蚀参数一致，刻蚀深度为1.3um,刻蚀长度为剩余的整个终端；
iii）在第二次刻蚀斜角后，对P-漂移区进行第一次离子注入形成JTE1剂量区域（92），注入剂量为9e12cm-2，本次离子区域分成四次不同注入能量和注入剂量，且四次注入的能量和剂量依次递减，形成均匀分布区域；
iV）对P-漂移区进行第二次离子注入，形成JTE2剂量区域93，所述JTE2剂量区域93与JTE1剂量区域92叠加部分形成JTE1+JTE2剂量交错区域91，第二次离子注入剂量为4.5e12cm-2，本次离子区域分成四次不同注入能量和注入剂量，且四次注入的能量和剂量依次递减；
V）退火工艺处理；
（6）在外延片上表面进行钝化，形成两层氧化层；
（7）刻蚀出阳极接触区，在其表面溅射金属、退火形成P+欧姆接触和N+门极区的欧姆接触；
（8）再进行钝化、刻蚀形成接触窗口溅射铝金属；随后在外延片下表面形成阴极欧姆接触。
在本实施例中，步骤3中对门极台面反复刻蚀，并通过探针确定刻蚀深度。
在本实施例中，步骤4在门极区域进行氮离子注入，形成高浓度区域便于形成欧姆接触，随后高温退后激活氮离子。
在本实施例中，第一步离子注入中四次注入的能量和剂量分别为180keV，3.55e12cm-2；120keV,2.28e12cm-2；65keV,2e12cm-2；20keV,1.17e12cm-2；第二步离子注入中四次注入的能量和剂量分别为180keV,1.8e12cm-2；120keV,1.14e12cm-2；65keV,1e12cm-2；20keV, 0.56e12cm-2。
多环调制JTE在制备步骤5中，JTE1剂量区域92与斜面刻蚀工艺形成的结终端延伸结构8连接，JTE1剂量区域92内穿插设置多个JTE1+JTE2剂量交错区域91，JTE2剂量区域93与JTE1剂量区域92连接。
图5显示的是不同刻蚀斜面JTE的长度下的电场分布，刻蚀斜面JTE的长度增大，在有源区边缘的峰值电场大幅下降，刻蚀斜面JTE长度增加到60um的时候，在有源区边缘的电场峰值改善不明显。因此采用刻蚀斜面JTE长度等于或大于60um.
图6是最优化的电场分布，通过斜面刻蚀工艺形成的结终端延伸结构与多环调制JTE复合的终端对耗尽层的延伸，在传统两次斜面刻蚀的基础上大大降低了有源区边缘的电场峰值，也减低了在刻蚀斜角处的电场集中效应。电场分布区域平缓，最大峰值电场小于1.8MeV/cm，极大的提高了碳化硅门极可关断晶闸管器件的耐压，使其能够实现理想阻断电压的95%以上。
附图7是阻断电压下的静电势分布，电势从有源区边缘缓慢下降到终端区域的边缘，极大的保证了器件的稳定性和可靠性。
实施例4
如图2所示，一种碳化硅功率器件复合终端结构，包括器件元胞和复合终端，复合终端包括斜面刻蚀工艺形成的结终端延伸结构8和离子注入工艺形成的结终端延伸结构9。
在本实施例中，器件元胞包括：N+ SiC衬底2；
位于N+ SiC衬底2上的P缓冲层3；
位于P缓冲层3上的P-漂移区4；
位于P-漂移区4上的N基区6，在N基区6上进行离子注入形成高浓度的门极区7，形成欧姆接触；
位于N基区6上的P+阳极区5。
在本实施例中，斜面刻蚀工艺形成的结终端延伸结构8包括在N基区6形成的刻蚀斜面和从N基区6刻蚀到P-漂移区4形成的刻蚀平面。
在本实施例中，离子注入工艺形成的结终端延伸结构8包括JTE1剂量区域92和JTE2剂量区域93，JTE2剂量区域93部分叠加在JTE1剂量区域92上形成三区域JTE。
三区域JTE在制备步骤5中，第一步离子注入的部分为JTE1剂量区域92，第二步离子注入为JTE2剂量区域93，其中，JTE2剂量区域93与JTE1剂量区域92叠加部分形成JTE1+JTE2剂量交错区域91。
最终形成结构为：JTE1+JTE2剂量交错区域91与斜面刻蚀工艺形成的结终端延伸结构8连接，JTE1剂量区域92与JTE1+JTE2剂量交错区域91连接，JTE2剂量区域93与JTE1剂量区域92连接。
实施例5
如图3所示，一种碳化硅功率器件复合终端结构，包括器件元胞和复合终端，复合终端包括斜面刻蚀工艺形成的结终端延伸结构8和离子注入工艺形成的结终端延伸结构9。
在本实施例中，器件元胞包括：N+ SiC衬底2；
位于N+ SiC衬底2上的P缓冲层3；
位于P缓冲层3上的P-漂移区4；
位于P-漂移区4上的N基区6，在N基区6上进行离子注入形成高浓度的门极区7，形成欧姆接触；
位于N基区6上的P+阳极区5。
在本实施例中，斜面刻蚀工艺形成的结终端延伸结构8包括在N基区6形成的刻蚀斜面和从N基区6刻蚀到P-漂移区4形成的刻蚀平面。
在本实施例中，离子注入工艺形成的结终端延伸结构9包括JTE1剂量区域92形成场限环JTE。
场限环JTE在制备步骤5中，采用一步离子注入形成JTE1剂量区域92，最终形成结构为：JTE1剂量区域92与斜面刻蚀工艺形成的结终端延伸结构8连接。
实施例6
如图4所示，一种碳化硅功率器件复合终端结构，包括器件元胞和复合终端，复合终端包括斜面刻蚀工艺形成的结终端延伸结构8和离子注入工艺形成的结终端延伸结构9。
在本实施例中，器件元胞包括：N+ SiC衬底2；
位于N+ SiC衬底2上的P缓冲层3；
位于P缓冲层3上的P-漂移区4；
位于P-漂移区4上的N基区6，在N基区6上进行离子注入形成高浓度的门极区7，形成欧姆接触；
位于N基区6上的P+阳极区5。
在本实施例中，斜面刻蚀工艺形成的结终端延伸结构8包括在N基区6形成的刻蚀斜面和从N基区6刻蚀到P-漂移区4形成的刻蚀平面。
在本实施例中，离子注入工艺形成的结终端延伸结构8包括JTE1剂量区域92和JTE2剂量区域93，JTE2剂量区域93全部叠加在JTE1剂量区域92上形成保护环辅助JTE。
保护环辅助JTE在制备步骤5中，第一步离子注入的部分为JTE1剂量区域92，第二步离子注入为JTE2剂量区域93，其中，JTE2剂量区域93全部叠加在JTE1剂量区域92上，形成JTE1+JTE2剂量交错区域91。
最终形成结构为：JTE1剂量区域92与斜面刻蚀工艺形成的结终端延伸结构8连接，JTE1剂量区域92中穿插设置多个JTE1+JTE2剂量交错区域91。
需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实例的说明只是用于帮助理解本发明的方法及其核心思想。以上所述仅是本发明的优选实施方式，应当指出，由于文字表达的有限性，而客观上存在无限的具体结构，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进、润饰或变化，也可以将上述技术特征以适当的方式进行组合；这些改进润饰、变化或组合，或未经改进将发明的构思和技术方案直接应用于其它场合的，均应视为本发明的保护范围。

Claims (10)

1.一种碳化硅功率器件复合终端结构，其特征在于，包括器件元胞和复合终端，所述复合终端包括斜面刻蚀工艺形成的结终端延伸结构（8）和离子注入工艺形成的结终端延伸结构（9）。
2.根据权利要求1所述的一种碳化硅功率器件复合终端结构，其特征在于，所述器件元胞包括：N+ SiC衬底（2）；
位于所述N+ SiC衬底（2）上的P缓冲层（3）；
位于所述P缓冲层（3）上的P-漂移区（4）；
位于所述P-漂移区（4）上的N基区（6），在N基区（6）上进行离子注入形成高浓度的门极区（7），形成欧姆接触；
位于所述N基区（6）上的P+阳极区（5）。
3.根据权利要求2所述的一种碳化硅功率器件复合终端结构，其特征在于，所述斜面刻蚀工艺形成的结终端延伸结构（8）包括在N基区（6）形成的刻蚀斜面和从N基区（6）刻蚀到P-漂移区（4）形成的刻蚀平面。
4.根据权利要求1中所述的一种碳化硅功率器件复合终端结构，其特征在于，所述离子注入工艺形成的结终端延伸结构（9）包括JTE1剂量区域（92）。
5.根据权利要求4中所述的一种碳化硅功率器件复合终端结构，其特征在于，所述离子注入工艺形成的结终端延伸结构（9）还包括JTE2剂量区域（93），所述JTE2剂量区域（93）部分或全部叠加在JTE1剂量区域（92）上。
6.一种用于碳化硅功率器件复合终端结构的制备方法，其特征在于，
（1）清洗碳化硅门极可关断晶闸管外延片；
（2）在外延片沉积保护层，刻蚀形成阳极台面；
（3）门极台面刻蚀；
（4）门极区域进行离子注入，形成高浓度区域便于形成欧姆接触，随后高温退火处理，激活氮离子；
（5）复合终端结构的制备；
i) 第一次刻蚀斜面，仅在N基区刻蚀，形成 5°-60°刻蚀斜角，刻蚀斜面JTE长度为60um-100um，刻蚀深度为1.2um-1.7um；
ii) 第二次斜面刻蚀从N基区刻蚀到P-漂移区，刻蚀的斜角和第一次刻蚀参数一致，刻蚀深度为0.5um-2um,刻蚀长度为剩余的整个终端；
iii）在第二次刻蚀斜角后，对P-漂移区进行第一次离子注入形成JTE1剂量区域（92），注入剂量为4e12cm-2-2.7e13cm-2，本次离子区域分成四次不同注入能量和注入剂量，且四次注入的能量和剂量依次递减，形成均匀分布区域；
iV）退火工艺处理；
（6）在外延片上表面进行钝化，形成两层氧化层；
（7）刻蚀出阳极接触区，在其表面溅射金属、退火形成P+欧姆接触和N+门极区的欧姆接触；
（8）再进行钝化、刻蚀形成接触窗口溅射铝金属；随后在外延片下表面形成阴极欧姆接触。
7.根据权利要求6所述的一种碳化硅功率器件复合终端结构的制备方法，其特征在于，第一步离子注入中四次注入的能量和剂量分别为180keV，3.55e12cm-2；120keV,2.28e12cm-2；65keV,2e12cm-2；20keV,1.17e12cm-2。
8.根据权利要求6所述的一种碳化硅功率器件复合终端结构的制备方法，其特征在于，步骤 5中还包括对P-漂移区进行第二次离子注入，形成JTE2剂量区域（93），所述JTE2剂量区域（93）与JTE1剂量区域（92）叠加部分形成JTE1+JTE2剂量交错区域（91），第二次离子注入剂量为2e12cm-2-9e12cm-2，本次离子区域分成四次不同注入能量和注入剂量，且四次注入的能量和剂量依次递减。
9.根据权利要求8所述的一种碳化硅功率器件复合终端结构的制备方法，其特征在于，第二步离子注入中四次注入的能量和剂量分别为180keV,1.8e12cm-2；120keV,1.14e12cm-2；65keV,1e12cm-2；20keV, 0.56e12cm-2。
10.根据权利要求6所述的一种碳化硅功率器件复合终端结构的制备方法，其特征在于，步骤3中对门极台面反复刻蚀，并通过探针确定刻蚀深度；步骤4在门极区域进行氮离子注入，形成高浓度区域便于形成欧姆接触，随后高温退后激活氮离子。
CN202011059251.9A 2020-09-30 2020-09-30 一种碳化硅功率器件复合终端结构及其制备方法 Active CN112349770B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011059251.9A CN112349770B (zh) 2020-09-30 2020-09-30 一种碳化硅功率器件复合终端结构及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011059251.9A CN112349770B (zh) 2020-09-30 2020-09-30 一种碳化硅功率器件复合终端结构及其制备方法

Publications (2)

Publication Number Publication Date
CN112349770A true CN112349770A (zh) 2021-02-09
CN112349770B CN112349770B (zh) 2021-11-19

Family

ID=74361543

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011059251.9A Active CN112349770B (zh) 2020-09-30 2020-09-30 一种碳化硅功率器件复合终端结构及其制备方法

Country Status (1)

Country Link
CN (1) CN112349770B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105304688A (zh) * 2015-11-04 2016-02-03 中国工程物理研究院电子工程研究所 一种用于碳化硅功率器件的结终端结构及制作方法
CN106206425A (zh) * 2016-07-27 2016-12-07 西安理工大学 一种电荷调制终端及其制备方法和含该终端的SiC高压器件
CN107123669A (zh) * 2017-06-28 2017-09-01 电子科技大学 一种碳化硅功率器件终端结构
CN107275382A (zh) * 2017-06-20 2017-10-20 中国科学院微电子研究所 一种基于台面多区复合jte终端结构的器件及其制作方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105304688A (zh) * 2015-11-04 2016-02-03 中国工程物理研究院电子工程研究所 一种用于碳化硅功率器件的结终端结构及制作方法
CN106206425A (zh) * 2016-07-27 2016-12-07 西安理工大学 一种电荷调制终端及其制备方法和含该终端的SiC高压器件
CN107275382A (zh) * 2017-06-20 2017-10-20 中国科学院微电子研究所 一种基于台面多区复合jte终端结构的器件及其制作方法
CN107123669A (zh) * 2017-06-28 2017-09-01 电子科技大学 一种碳化硅功率器件终端结构

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
王俊等: "SiC GTO晶闸管技术现状及发展", 《大功率变流技术》 *

Also Published As

Publication number Publication date
CN112349770B (zh) 2021-11-19

Similar Documents

Publication Publication Date Title
EP3242330B1 (en) Diode and power convertor using the same
US8460977B2 (en) Mesa termination structures for power semiconductor devices and methods of forming power semiconductor devices with mesa termination structures
EP3180799B1 (en) Silicon carbide power semiconductor device comprising an edge termination and method for manufacturing said edge termination
EP2710635B1 (en) Sic devices with high blocking voltage terminated by a negative bevel
JP2000516767A (ja) 電圧吸収エッジを有するｐｎ接合を含むＳｉＣ半導体装置
CN107123669B (zh) 一种碳化硅功率器件终端结构
US9349797B2 (en) SiC devices with high blocking voltage terminated by a negative bevel
CN106252390A (zh) 一种沟槽‑场限环复合终端结构及其制备方法
CN116721925B (zh) 集成sbd的碳化硅sgt-mosfet及其制备方法
CN106601826A (zh) 一种快恢复二极管及其制作方法
CN113314613A (zh) 具有雪崩电荷渡越缓冲层的碳化硅mosfet器件及制备方法
CN114823911A (zh) 集成高速续流二极管的沟槽碳化硅mosfet及制备方法
JP4123913B2 (ja) 半導体装置の製造方法
CN109390389A (zh) 具有双侧调整区的高压快速软恢复二极管及其制备方法
CN112349771A (zh) 一种碳化硅器件埋层型终端结构及其制备方法
CN112349770B (zh) 一种碳化硅功率器件复合终端结构及其制备方法
CN112349781A (zh) 一种异质集成二极管的SiC MOSFET器件
WO2021009828A1 (ja) 半導体装置、電力変換装置および半導体装置の製造方法
JP2018056220A (ja) 半導体装置およびその製造方法、並びに電力変換システム
CN115224105A (zh) 一种快恢复二极管及其制作方法和应用
CN113224135A (zh) 一种高雪崩耐量的屏蔽栅mosfet器件及其制作方法
Schustereder et al. Ion implantation challenges for power devices
KR20160048923A (ko) 바이폴라 논-펀치-스루 전력 반도체 디바이스
CN219435813U (zh) 一种碳化硅mosfet
CN214956891U (zh) 一种高雪崩耐量的屏蔽栅mosfet器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant