CN112349767A - 碳化硅半导体器件 - Google Patents

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Abstract

一种碳化硅半导体器件，包括一设于邻接具有第一导电性漂移层上表面的主动区的一第二导电性第一掺杂区、一第一导电性第二掺杂区及多个第二导电性第三掺杂区。第一掺杂区包括第一支部、基体部及第一臂部，第一臂部沿着第一方向延伸并连接至少两个第一支部。第一支部沿第二方向延伸。基体部连接至少两个第一支部。第二掺杂区设置于第一掺杂区中。第二掺杂区包括第二支部、源极部和第二臂部。第二支部沿第二方向延伸。源极部设置于基体部中并连接至少两个第二支部。第二臂部沿第一方向延伸并连接至少两个第二支部。第三掺杂区设置于基体部中。

Description

碳化硅半导体器件
技术领域
本发明是有关于一种半导体器件，且特别关于一种碳化硅半导体器件。
背景技术
碳化硅(Silicon Carbide，SiC)是新兴的功率半导体材料。由于碳化硅的宽禁帶而具有优于传统硅功率器件的优越性能，包括对电场的高介电强度及低本征载流子浓度。
碳化硅的高介电强度使漂移层的理论单极性特征导通电阻远低于硅的极限，而低的本征载流子浓度则使碳化硅功率器件在高温下仍可稳定运作。
然而，包括碳化硅功率金属氧化物半导体场效晶体管(MOSFET)在内的碳化硅MOS闸控制器件的沟道载流子迁移率很低，造成沟道电阻增加，使沟道电阻通常占碳化硅整体导通电阻的很大一部分。因此，如何提高碳化硅半导体器件的效能，实为本领域相关人员所关注的焦点。
“背景技术”段落只是用来帮助了解本发明内容，因此在“背景技术”段落所披露的内容可能包含一些没有构成所属技术领域中具有通常知识者所知道的已知技术。在“背景技术”段落所披露的内容，不代表该内容或者本发明一个或多个实施例所要解决的问题，在本发明申请前已被所属技术领域中具有通常知识者所知晓或认知。
发明内容
本发明提供一种碳化硅半导体器件，可以有效提高碳化硅半导体器件的效能。
本发明的其他目的和优点可以从本发明所披露的技术特征中得到进一步的了解。
本发明的碳化硅半导体器件包括一漂移层、一第一掺杂区、一第二掺杂区、多个第三掺杂区、一栅极绝缘体、一栅电极及一源电极。该漂移层设置在一衬底上。该漂移层具有一第一导电类型及一上表面。该漂移层包含一主动区。该第一掺杂区设置在与该上表面邻接的该主动区中。该第一掺杂区具有与该第一导电类型相反的一第二导电类型。该第一掺杂区与该漂移层形成至少一个第一p-n结及多个结型场效应管区。该第一掺杂区包括多个第一支部、多个基体部及多个第一臂部，多个第一臂部沿着一第一方向延伸并连接至少两个该些第一支部。该些第一支部沿一第二方向延伸。该些基体部连接至少两个该些第一支部。该第二掺杂区设置在该第一掺杂区中。该第二掺杂区具有该第一导电类型。该第二掺杂区与该第一掺杂区形成至少一个第二p-n结。并沿该上表面在该第一p-n结和该第二p-n结之间定义出多个沟道区。该第二掺杂区包括多个第二支部、多个源极部和多个第二臂部。该些第二支部沿该第二方向延伸。该些源极部设置在该些基体部中并连接至少两个该些第二支部。该些第二臂部沿该第一方向延伸并连接至少两个该些第二支部。该些第三掺杂区设置在该些基体部中。该些第三掺杂区具有该第二导电类型。该栅极绝缘体设置在该上表面上。该栅极绝缘体在该些结型场效应管区、该些沟道区及该些第二掺杂区的一部分上延伸。该栅电极与该栅极绝缘体接触。该源电极接触该些源极部及该些第三掺杂区。
在本发明的一实施例中，上述的每一该些第一支部的一侧连接到该些基体部，另一侧连接到该些第一臂部。
在本发明的一实施例中，上述的该些第三掺杂区设置在该些基体部中且邻接该些源极部。
在本发明的一实施例中，上述的该些第三掺杂区在一些该些基体部中包括多个子区域，该些子区域彼此分离。
在本发明的一实施例中，上述的该些第三掺杂区具有多种尺寸，该些第三掺杂区在部分该些基体部中与该些源极部邻接。
在本发明的一实施例中，上述的连接到同一该些第一支部两侧的该些第一臂部对准一基线排列。
在本发明的一实施例中，上述的该栅电极在该些结型场效应管区的一部分上方不与该栅极绝缘体接触。
在本发明的一实施例中，上述的该漂移层还包括一上部及一下部，该上部的一掺杂浓度高于该下部的一掺杂浓度。
在本发明的一实施例中，上述的该第一掺杂区在该漂移层中具有一第一最大深度，且该第一最大深度等于或大于该漂移层的厚度的一半。
在本发明的一实施例中，上述的该第三掺杂区具有一大于该第一最大深度的第二最大深度。
在本发明的一实施例中，上述的该第一掺杂区靠近该上表面的一掺杂浓度低于该第一掺杂区的其他部分的掺杂浓度。
在本发明的一实施例中，上述的该衬底具有该第一导电类型，且该碳化硅半导体器件配置为一金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-EffectTransistor，MOSFET)。
在本发明的一实施例中，上述的该衬底具有该第二导电类型，且该碳化硅半导体器件配置为一绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，IGBT)。
在本发明的一实施例中，上述的该主动区的一沟道宽度密度大于0.2μm-1。
基于上述，本发明提供的碳化硅半导体器件透过设置包括多个第一支部、多个基体部及多个第一臂部的第一掺杂区域，以及包括多个第二支部、多个源极部及多个第二臂部的第二掺杂区域，可以提高碳化硅半导体器件的性能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1是一碳化硅半导体器件的剖面的示意图。
图2是一碳化硅半导体器件的主动区的示意图。
图3是一碳化硅半导体器件的示意图。
图4是本发明一实施例的碳化硅半导体器件的示意图。
图5A是本发明一实施例的碳化硅半导体器件的示意图。
图5B是本发明一实施例的碳化硅半导体器件的示意图。
图6A是本发明一实施例的碳化硅半导体器件的示意图。
图6B是本发明一实施例的碳化硅半导体器件的示意图。
图7是本发明另一实施例的碳化硅半导体器件的示意图。
图8是本发明又一实施例的碳化硅半导体器件的示意图。
图9是本发明又一实施例的碳化硅半导体器件的示意图。
图10A是本发明又一实施例的碳化硅半导体器件的示意图。
图10B是图4所示实施例的碳化硅半导体器件的示意图。
图11是本发明又一实施例的碳化硅半导体器件的示意图。
图12是本发明又一实施例的碳化硅半导体器件的示意图。
具体实施方式
以下的披露内容提供许多不同的实施例或范例以实施本案的不同特征。以下的披露内容叙述各个构件及其排列方式的特定范例，以简化说明。当然，这些特定的范例并非用以限定。例如，若是本发明实施例叙述了一第一特征部件形成于一第二特征部件之上或上方，即表示其可能包含上述第一特征部件与上述第二特征部件是直接接触的实施例，也可能包含了有附加特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与第二特征部件可能未直接接触的实施例。此外，以下所披露的不同实施例可能重复使用相同的参考符号及/或标记。这些重复系为了简化与清晰的目的，并非用以限定所讨论的不同实施例及/或结构之间有特定的关系。
此外，其中可能用到与空间相关用词，例如「在…下方」、「下方」、「较低的」、「上方」、「较高的」及类似的用词，这些空间相关用词系为了便于描述附图中一个(些)组件或特征部件与另一个(些)组件或特征部件之间的关系，这些空间相关用词包括使用中或操作中的器件的不同方位，以及附图中所描述的方位。当器件被转向不同方位时(旋转90度或其他方位)，则其中所使用的空间相关形容词也将依转向后的方位来解释。
在本文中，「约」、「大约」以及「实质上」的用语通常表示在一给定值的+/-20％内，较好是在给定值的+/-10％内，更好是在给定值的+/-5％内、在给定值的3％内、在给定值的+/-2％内、在给定值的+/-1％内或是在给定值的+/-0.5％内。本披露给定的数值为大约的数值，即在没有特定说明「约」或「实质上」的情况下，给定值仍可隐含「约」或「实质上」的含义。
尽管一些实施例以特定顺序来执行步骤，但是仍可以另一合理的顺序来执行这些步骤。对于不同的实施例，以下说明的某些特征可以替换或消除。应理解的是，一些额外的操作可以在所叙述的方法之前、之中或之后执行，并且在该方法的其他实施例中，某些操作可以被替换或省略。
在本文中，对各种实施例的描述中所使用的术语只是为了描述特定示例的目的，而并非旨在进行限制。除非上下文另外明确地表明，或刻意限定组件的数量，否则本文所用的单数形式“一”、“一个”及“该”也包含复数形式。
图1是一碳化硅半导体器件1的剖面的示意图。请参照图1，图1显示n沟道平面型碳化硅半导体器件1的一主动区中的一单元晶胞的剖面图。
请同时参照图2，图2显示该碳化硅半导体器件1的一主动区A0。如图2所示，该主动区A0是被例如p型保护环(guard rings)或接面终端延伸JTE(junction terminationextension)等接面终端结构JT(junction termination)所包围的区域。图1所示的多个单元晶胞并联设置于该主动区A0中，且连接至一源电极111、一栅电极115及一漏极电极113以提供所需的功能。
图1的该碳化硅半导体器件1包括一衬底11、一漂移层12、一pw(P型井)区13、一n+区14、一p+区15、一沟道区16、一栅极绝缘体17、一源电极111、一漏极电极113及一栅电极115。该衬底11是n型重掺杂(n+)。该漂移层12是n型轻掺杂(n-)。该pw区13是p型掺杂，并形成在与该碳化硅半导体器件1的一上表面131邻接的该漂移层12中。该n+区14是n型掺杂。该p+区15是p型掺杂，并与该n+区14邻接。该沟道区域16具有一由该pw区13及该n+区14所定义的沟道长度(Lch)。该栅极绝缘体17设置在该上表面131的一部分上。该栅电极115与该栅极绝缘体17接触。该碳化硅半导体器件1的该源电极111接触该n+区14及该p+区15。该漏极电极113接触该碳化硅半导体器件1的一底部133。
在操作期间，在该栅电极115及该源电极111之间施加高于一阈值电压(Vth)的一栅极-源极电压(VGS)，以让该沟道区16形成一反转层来使该碳化硅半导体器件1导通，电子电流从该源电极111传导到该漏极电极113。如下方(1)所示，总的漏极-源极导通电阻RDS(on)可以表示为电子电流路径上存在的串联电阻的和。
RDS(on)＝Rs+Rn++Rch+Rj+Rd+Rsub (1)
在(1)中，Rs是源极接触电阻，Rn+是n+区的源极电阻，Rch是沟道电阻，Rj是接面场效晶体管(JFET)电阻，Rd是漂移层电阻，Rsub是衬底电阻。
沟道电阻Rch可以进一步写为(2)。
Figure BDA0002621646040000071
在(2)中，Wch是沟道宽度，μn是沟道载流子迁移率，Cox是栅极氧化层电容。根据方程式2，减小沟道长度Lch及增大沟道宽度Wch都可以降低沟道电阻Rch。
图3是一碳化硅半导体器件1的示意图，其中图3显示图1所示的该碳化硅半导体器件1沿线A-A’的俯视图。如图3所示，图3显示该主动区(A)的一部分，其仅显示了具有条状单元晶胞布局(stripe cell layout)的该pw区13、该n+区14及该p+区15，其中包含了多个重复的单元晶胞(U)。特征沟道电阻rch,sp(specific on-resistance)可以(4)表示。
Figure BDA0002621646040000081
在(4)中，Acell是单元晶胞(U)的面积。
Figure BDA0002621646040000082
如(5)所示，Dch是沟道宽度密度。显然，根据(4)，通过增加单元晶胞中的总沟道宽度来提高Dch可降低rch,sp。举例来说，图3中条状单元晶胞的沟道宽度密度Dch可以进一步写为(5.1)。
Figure BDA0002621646040000083
如果把条状单元晶胞布局的X方向的单元晶胞跨距(dx)从10μm缩减到8μm，根据方程式5.1，沟道宽度密度Dch将从0.2μm-1增加到0.25μm-1(或增加25％)。
降低单元晶胞跨括距需要使用分辨率更高的光刻制程(需更短波长的光源)以及更精细的制程控制。然而，当波长变短时，光源的焦深(depth of focus)也会变小，考虑到碳化硅晶圆的形貌通常比硅晶圆差(局部厚度变化及弯曲/翘曲较大)，因此持续缩小单元晶胞的跨距往制程的极限推进时常容易遇到较大的参数变异及低良率等问题。
图4是本发明一实施例的碳化硅半导体器件2的示意图。如图4所示，图4是该碳化硅半导体器件2的一主动区A1的一部分的俯视图，该主动区A1的结构与功能可与图1及图2所示实施例的该主动区A0相似。在本实施例中，图4显示具有一第二导电类型的一第一掺杂区23、具有一第一导电类型的一第二掺杂区24及具有该第二导电类型的多个第三掺杂区25，其中该第一导电类型与该第二导电类型相反。本实施例的该碳化硅半导体器件2具有与图1所示的该碳化硅半导体器件1相似的结构与功能。
图4所示实施例与图3所示的该碳化硅半导体器件1的不同之处在于：该碳化硅半导体器件2的该主动区A1包括多个重复的单元晶胞U1。
请同时参照显示了单一个单元晶胞U1的图5A，图5A仅示出了该第一掺杂区23，其包括一个基体部231、四个第一支部233及两个第一臂部235。该些第一支部233在该单元晶胞U1上沿着一第二方向设置。该些第一臂部235在该单元晶胞U1中沿一第一方向设置。在本实施例中，该第一方向是X方向，该第二方向是Y方向。
请同时参照显示了单一个单元晶胞U1的图5B，图5B显示该第一掺杂区23、该第二掺杂区24及该第三掺杂区25。该第二掺杂区24包括一源极部241、四个第二支部243及两个第二臂部245。该些第二支部243沿该第二方向(Y方向)设置，该些第二臂部245沿该第一方向(X方向)设置。该源极部241在该单元晶胞(U1)中与该第三掺杂区25相邻地设置在该基体部231中。
在本发明一实施例中，沿该第一方向(X方向)的单元晶胞跨距(dx)是20μm，沿该第二方向(Y方向)的单元晶胞跨距(dy)是18μm。
在本实施例中，该些单元晶胞U1中的总沟道宽度(未图示)为132.8μm，换算成沟道宽度密度为0.369μm-1或增加了84.5％(与图3的说明中使用相同设计准则的条状单元晶胞布局相比)。特征沟道电阻rch,sp几乎降低一半。为了获得与图4所示的该碳化硅半导体器件2相同的沟道宽度密度，如图3说明中所示的该碳化硅半导体器件1的单元晶胞跨距必须从10μm减小到5.4μm。沟道宽度和沟道长度可以在图3的说明中教示，在此并不赘述。
请同时参照图6A及图6B，图6A及图6B显示图4所示的该碳化硅半导体器件2沿B-B’及C-C’线的剖面图。该衬底11及该漂移层12可以由图1所示的该碳化硅半导体器件1教示。
在一实施例中，该第一导电类型是n型，该第二导电类型是p型，而该碳化硅半导体器件2的该衬底11的导电类型是n型。该碳化硅半导体器件2被设置为一金属氧化物半导体场效晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)。
在一实施例中，该第一导电类型是n型，该第二导电类型是p型，而该碳化硅半导体器件2的该衬底11的导电类型是p型。该碳化硅半导体器件2被设置为一绝缘栅双极晶体管(Insulated Gate Bipolar Transistor，IGBT)。
在本发明一实施例中，该漂移层12及该衬底11的晶格排列方式是4H(4H-SiC)。该衬底11是掺杂氮的n型重掺杂衬底，具有约0.02Ω.cm的电阻率，而衬底11的厚度为约350μm。该漂移层12是n型，以外延制程生长且以氮进行原位掺杂，其厚度为5μm且掺杂浓度为1×1016cm-3。在该衬底11及该漂移层12之间具有一缓冲层(未图示)，该缓冲层具有约0.5μm至1μm的厚度，且掺杂浓度在1×1017cm-3至1×1018cm-3之间。该缓冲层可以用于减少从该衬底11转移而来的某些类型的缺陷。该第一掺杂区23透过将铝多次离子植入到该漂移层12中来形成。
在本发明一实施例中，透过调整剂量及能量，以在该第一掺杂区23的底部中形成最大深度为0.8μm且峰值掺杂浓度为2×1018cm-3的梯度掺杂轮廓(profile)。从图4及图6B可以看出，在该第一掺杂区23之间形成有多个结型场效应管区J。具体而言，可以将该些结型场效应管区J视为由在该p型第一掺杂区23与该n型漂移层12之间形成的至少一个第一p-n结围绕，本实施例中，该第一p-n结为复数个彼此相连接的结。
在本发明一实施例中，该些结型场效应管区J的宽度WJ(如图4所示)是2.4μm。该第二掺杂区24通过在该第一掺杂区23中多次磷离子植入形成，其中掺杂浓度较好是高于1×1019cm-3，以提供一低n+区电阻及与该源电极111间的低奥姆接触电阻(如图1所示)。该n型第二掺杂区24与该p型第一掺杂区23之间形成至少一个第二p-n结，本实施例中，该第二p-n结为复数个彼此相连接的结。该第一p-n结和该第二p-n结于该第一掺杂区23的上表面定义出多个沟道区16(如图1所示)。
在本发明一实施例中，该沟道长度(Lch)为0.5μm，此处所指的沟道长度是指由光掩模或例如自对准间隙壁(spacer)等制程所定义的物理尺寸。由该第一p-n结及该第二p-n结定义的实际有效沟道长度可能随着制程变异及该漂移层12、该第一掺杂区23、该第二掺杂区24的相对掺杂浓度而改变。计算中所使用的沟道宽度(未图示)同样指由光掩模或例如自对准间隙壁等制程所定义的物理尺寸。由该上表面131处的该第一p-n结的尺寸定义的实际有效沟道宽度可能随着制程变异以及该漂移层12及该第一掺杂区23的相对掺杂浓度而改变。该些第三掺杂区25通过在与该第二掺杂区24邻接的该第一掺杂区23中多次铝离子植入而形成，其掺杂浓度较好是高于1×1019cm-3。
在本发明一实施例中，该些第三掺杂区25设置得比该第一掺杂区23浅。在本发明一实施例中，该些第三掺杂区25设置得比该第一掺杂区23深。
该栅极绝缘体17(如图1所示)通过在包括一氧化氮(NO)、一氧化二氮(N2O)、氮(N2)、氧(O2)、水(H2O)或氢(H2)的气氛中对该漂移层12的该上表面131进行热氧化及退火而形成，以提供大约或小于2×1011eV-1cm2的缺陷密度(Dit)。该栅电极115(如图1所示)由简并态多晶硅(degenerate poly-Si)所形成。
在本发明一实施例中，该栅极绝缘体17的厚度是50nm，且多晶硅为n型。在本发明另一实施例中，该多晶硅是p型。
在蚀刻一层间介电质之后，形成多个源极接触区(未图示)及多个栅极接触区(未图示)，以提供该源电极111与该第二掺杂区24的源极部及该第三掺杂区25间的电接触。该层间介电质用于在该栅电极115及该源电极111之间提供隔离(如图1所示)。
在本发明一实施例中，首先在该些接触区中沉积镍(Ni)，通过快速热退火(rapidthermal annealing，RTA)退火成硅化镍(NixSiy)，以与该第二掺杂区24的该源极部241及该第三掺杂区25形成奥姆接触。然后沉积一厚AlCu于栅极接触区中与该多晶硅接触，以及于源极接触区中与该硅化镍接触，且设置为分离的该栅电极115及该源电极111。该衬底11的底部例如可以透过机械研磨而减薄至100μm的厚度，并沉积有包括镍(Ni)和钼(Mo)的金属层(未示出)。接着透过雷射退火，以在该衬底11的背面形成奥姆接触。然后沉积包括钛(Ti)、镍、银(Ag)或金(Au)的厚金属层，设置为该漏极电极113(如图1所示)。
图7是本发明另一实施例的碳化硅半导体器件3的示意图。图7显示该碳化硅半导体器件3的一主动区A2的一部分的俯视图。该碳化硅半导体器件3包括具有一第二导电类型的一第一掺杂区33、具有一第一导电类型的一第二掺杂区34及具有该第二导电类型的多个第三掺杂区域35。该第一导电类型与该第二导电类型相反。本实施例的该碳化硅半导体器件3与图4所示的该碳化硅半导体器件2具有相似的结构与功能。为了明确地说明本实施例，图7的该碳化硅半导体器件3省略了包括栅极绝缘体、栅电极及源电极在内的组件。该碳化硅半导体器件3的该主动区A2包括多个重复的单元晶胞U2。
图7所示的实施例与图4所示的实施例的不同之处在于：该第二掺杂区34的一源极部341被该第三掺杂区35的两个分离的子区351夹在中间，因此一基体部331的沟道宽度为零。与图4所示的实施例相较，如图5A及图5B所示，该第三掺杂区25在该第一掺杂区23的该基体部231中被该第二掺杂区24的该源极部241包围。
在本实施例中，该碳化硅半导体器件3的布置牺牲了一些沟道宽度，但增加了电流抵达源电极前流经的路径以改善短路耐受能力(short circuit withstand time)。
在本发明一实施例中，沿该第一方向(X方向)的一单元晶胞跨距(dx)(未图示)是20μm，沿该第二方向(Y方向)的一单元晶胞跨距(dy)(未图示)是18μm。该单元晶胞跨距(dx)及该单元晶胞跨距(dy)可以在图4所示实施例的说明中教示，在此并不再赘述。
在本实施例中，该些单元晶胞U2中的总沟道宽度(未图示)为128μm，换算成沟道宽度密度为0.356μm-1或增加了77.8％(与图3的说明中使用相同设计规则的条状单元晶胞布局相比)。沟道宽度和沟道长度可以在图3的说明中教示，在此并不赘述。
图8是本发明又一实施例的碳化硅半导体器件4的示意图。如图8所示，图8显示该碳化硅半导体器件4的一主动区A3的一部分的俯视图。该碳化硅半导体器件4包括具有一第二导电类型的一第一掺杂区43、具有一第一导电类型的一第二掺杂区44及具有该第二导电类型的多个第三掺杂区45。该第一导电类型与该第二导电性相反。本实施例的该碳化硅半导体器件4与图4所示的该碳化硅半导体器件2具有相似的结构与功能。为了明确地说明本实施例，图8的该碳化硅半导体器件4省略了包括栅极绝缘体、栅电极及源电极在内的组件。该碳化硅半导体器件4的该主动区A3包括多个重复的单元晶胞U3。
图8所示的实施例与图4所示的实施例的不同之处在于：第三掺杂区45a、45b具有两种不同的尺寸，并且仅有较小的该些第三掺杂区45b与该第二掺杂区44的源极部441邻接。
与图4所示的实施例相较，如图4所示，该碳化硅半导体器件2的所有该些第三掺杂区25都具有相同的尺寸，并且都与该第二掺杂区24邻接。
在本实施例中，该碳化硅半导体器件4的布置牺牲了一些沟道宽度，但增加了与源电极接触的该些第三掺杂区45的面积，以改善雪崩能量(avalanche energy)及碳化硅金属氧化物半导体场效晶体管的本质体二极管(intrinsic body diode)的正向压降。
在本发明一实施例中，沿该第一方向(X方向)的一单元晶胞跨距(dx)(未图示)是10μm，沿该第二方向(Y方向)的一单元晶胞跨距(dy)(未图示)是36μm。该单元晶胞跨距(dx)及该单元晶胞跨距(dy)可以在图4所示实施例的说明中教示，在此并不再赘述。
在本实施例中，该些单元晶胞U3中的总沟道宽度(未图示)为128μm，换算成沟道宽度密度为0.356μm-1或增加了77.8％(与图3的说明中使用相同设计规则的条状单元晶胞布局相比)。沟道宽度和沟道长度可以在图3的说明中教示，在此并不赘述。
图9是本发明又一实施例的碳化硅半导体器件5的示意图。如图9所示，图9显示该碳化硅半导体器件5的一主动区A4的一部分的俯视图。该碳化硅半导体器件5包括具有一第二导电类型的一第一掺杂区53、具有一第一导电类型的一第二掺杂区54及具有该第二导电类型的多个第三掺杂区55。该第一导电类型与该第二导电性相反。本实施例的该碳化硅半导体器件5与图4所示的该碳化硅半导体器件2具有相似的结构与功能。为了明确地说明本实施例，图9的该碳化硅半导体器件5省略了包括栅极绝缘体、栅电极及源电极在内的组件。该碳化硅半导体器件5的该主动区A4包括多个重复的单元晶胞U4。
图9所示的实施例与图4所示的实施例的不同之处在于：在该碳化硅半导体器件5中，其第一支部533的两侧均与第一臂部535连接，且连接至同一该些第一支部533两侧的该些第一臂部535是对准相同的基线BL排列。
与图4所示的实施例相较，如图5A所示，在该碳化硅半导体器件2中，该些第一支部233的其中一侧仅与该些基体部231连接，该些第一支部233的另外一侧仅与该些第一臂部235连接。
在本发明一实施例中，沿该第一方向(X方向)的一单元晶胞跨距(dx)(未图示)是17.6μm，沿该第二方向(Y方向)的一单元晶胞跨距(dy)(未图示)是21μm。该单元晶胞跨距(dx)及该单元晶胞跨距(dy)可以在图4所示实施例的说明中教示，在此并不再赘述。
在本实施例中，该些单元晶胞U4中的总沟道宽度(未图示)为162.8μm，换算成沟道宽度密度为0.440μm-1或增加了93.4％(与图3的说明中使用相同设计规则的条状单元晶胞布局相比)。沟道宽度和沟道长度可以在图3的说明中教示，在此并不赘述。
图10A是本发明又一实施例的碳化硅半导体器件6的示意图。如图10A所示，图10A显示该碳化硅半导体器件6的一主动区A5的重复的一单元晶胞U5的俯视图。该碳化硅半导体器件6具有一第一掺杂区63、多个结型场效应管区J及一栅电极615。该碳化硅半导体器件6的一主动区A5包括多个重复的单元晶胞U5。
请同时参照图10B，图10B是图4所示实施例的该碳化硅半导体器件2的示意图。图10B显示该碳化硅半导体器件2的该主动区A1的重复的该单元晶胞U1的俯视图。图10B显示该第一掺杂区23及一栅电极215。
图10A所示的该碳化硅半导体器件6与图10B所示的该碳化硅半导体器件2具有相似的结构与功能。
图10A所示的实施例与图4及图10B所示的实施例的不同之处在于：该碳化硅半导体器件6的该栅电极615在该结型场效应管区J的一部分上方不与栅极绝缘体接触。
在碳化硅半导体器件6中，由于该栅电极615与栅极绝缘体接触的面积缩小，改善了碳化硅半导体器件6的输入电容及输出电容，能够实现更快速的切换及更低的切换损耗。
在本发明一实施例中，沿该第一方向(X方向)的一单元晶胞跨距(dx)(未图示)是20μm，沿该第二方向(Y方向)的一单元晶胞跨距(dy)(未图示)是18μm。该单元晶胞跨距(dx)及该单元晶胞跨距(dy)可以在图4所示实施例的说明中教示，在此并不再赘述。
在本实施例中，该些单元晶胞U5中的总沟道宽度(未图示)为132.8μm，换算成沟道宽度密度为0.369μm-1或增加了84.5％(与图3的说明中使用相同设计规则的条状单元晶胞布局相比)。此结果与图4及图10B所示的该碳化硅半导体器件2相同。沟道宽度和沟道长度可以在图3的说明中教示，在此并不赘述。
图11是本发明又一实施例的碳化硅半导体器件7的示意图。如图11所示，图11显示该碳化硅半导体器件7的一剖面图。本实施例的该碳化硅半导体器件7与图4所示的该碳化硅半导体器件2具有相似的结构与功能。图11所示的实施例与图4所示的实施例的不同之处在于：一漂移层72还包括一上部721及一下部723。该上部721的掺杂浓度高于该下部723的掺杂浓度。
在本发明一实施例中，沿该第一方向(X方向)的一单元晶胞跨距(dx)(未图示)是14.4μm，沿该第二方向(Y方向)的一单元晶胞跨距(dy)(未图示)是18μm。该单元晶胞跨距(dx)及该单元晶胞跨距(dy)可以在图4所示实施例的说明中教示，在此并不再赘述。
在本实施例中，由光掩模或布植硬掩模所定义的结型场效应管区J的宽度为1μm。该漂移层72具有1×1016cm-3的掺杂浓度，而该第一掺杂区73具有2×1018cm-3的峰值掺杂浓度。根据计算从该第一掺杂区73延伸进该漂移层72的的单侧耗尽区的宽度大约为567nm，而结型场效应管区J的两侧的总耗尽宽度为1134nm，这会使得结型场效应管区J被夹止(pinchoff)，造成电流无法导通或使得该碳化硅半导体器件的结型场效应管电阻增加到无法接受的程度。因此，该漂移层72的该上部721的掺杂浓度必须增加至例如1×1017cm-3，从而将耗尽宽度减小至177nm以降低结型场效应管电阻。
在本实施例中，较好的是将该漂移层72的该上部721的厚度调整为接近该第一掺杂区73的深度。例如，当该第一掺杂区73的深度为0.8μm时，在本发明一实施例中，该上部721的厚度设置为0.7μm。在本发明另一实施例中，该上部721的厚度设置为1.0μm。
该上部721例如可以通过氮或磷的多次离子植入来形成，或者该上部721可以通过磊晶制程来形成。
在本实施例中，该些单元晶胞中的总沟道宽度(未图示)为124.4μm，换算成沟道宽度密度为0.48μm-1或增加了72.7％(与图3的说明中使用相同设计规则的条状单元晶胞布局的沟道宽度密度0.278μm-1相比)。沟道宽度和沟道长度可以在图3的说明中教示，在此并不赘述。
在本实施例中，采用更紧致的设计准则实现了更高的沟道宽度密度。本发明可以使用相对宽松的设计准则实现比已知的条状单元晶胞等布局方式更高的沟道宽度密度。随着材料和制程的改进，本实施例同样可以通过使用更紧致的设计准则再进一步地微缩单位晶胞的跨距以提高沟道宽度密度。
图12是本发明又一实施例的碳化硅半导体器件8的示意图。如图12所示，图12显示该碳化硅半导体器件8的一剖面图。本实施例的该碳化硅半导体器件8与图4所示的该碳化硅半导体器件2具有相似的结构与功能。图12所示的实施例与图4所示的实施例的不同之处在于：该碳化硅半导体器件8的一第一掺杂区83具有一深度d83，该深度d83等于或大于一漂移层82的一厚度d82的一半。
在本发明一实施例中，该漂移层82例如具有10μm的厚度及3×1016cm-3的掺杂浓度。该第一掺杂区83的最大深度为6μm，而掺杂浓度为6×1016cm-3。该第一掺杂区83及结型场效应管区J的宽度设置为适当的大小，以确保该第一掺杂区83的p型柱(pillar)及n型的该漂移层82之间形成电荷平衡。
在本实施例中，该碳化硅半导体器件8的结构也称为超结(super junction)。超结结构可以改变漂移层内的电场分布，在维持所需的阻断电压的同时提高该漂移层82的掺杂浓度。本发明的布局方式可结合使用超结结构，以进一步降低碳化硅半导体器件的特征导通电阻。
综上所述，本发明实施例的碳化硅半导体器件透过设置包括多个第一支部、多个基体部及多个第一臂部的第一掺杂区域，以及包括多个第二支部、多个源极部及多个第二臂部的第二掺杂区域，可以提高碳化硅半导体器件的性能。

Claims (14)

1.一种碳化硅半导体器件，其特征在于，包括：
一漂移层，设置在一衬底上，该漂移层具有一第一导电类型及一上表面，该漂移层包含一主动区；
一第一掺杂区，设置在与该上表面邻接的该主动区中，该第一掺杂区具有与该第一导电类型相反的一第二导电类型，该第一掺杂区与该漂移层形成至少一个第一p-n结及多个结型场效应管区，该第一掺杂区包括多个第一支部、多个基体部及多个第一臂部，多个第一臂部沿着一第一方向延伸并连接至少两个该些第一支部，该些第一支部沿一第二方向延伸，该些基体部连接至少两个该些第一支部；
一第二掺杂区，设置在该第一掺杂区中，该第二掺杂区具有该第一导电类型，该第二掺杂区与该第一掺杂区形成至少一个第二p-n结，并沿该上表面在该第一p-n结和该第二p-n结之间定义出多个沟道区，该第二掺杂区包括多个第二支部、多个源极部和多个第二臂部，该些第二支部沿该第二方向延伸，该些源极部设置在该些基体部中并连接至少两个该些第二支部，该些第二臂部沿该第一方向延伸并连接至少两个该些第二支部；
多个第三掺杂区，设置在该些基体部中，该些第三掺杂区具有该第二导电类型；
一栅极绝缘体，设置在该上表面上，该栅极绝缘体在该些结型场效应管区、该些沟道区及该些第二掺杂区的一部分上延伸；
一栅电极，与该栅极绝缘体接触；以及
一源电极，接触该些源极部及该些第三掺杂区。
2.根据权利要求1所述的碳化硅半导体器件，其特征在于，每一该些第一支部的一侧连接到该些基体部，另一侧连接到该些第一臂部。
3.根据权利要求1所述的碳化硅半导体器件，其特征在于，该些第三掺杂区设置在该些基体部中且邻接该些源极部。
4.根据权利要求1所述的碳化硅半导体器件，其特征在于，该些第三掺杂区在部分该些基体部中包括多个子区域，该些子区域彼此分离。
5.根据权利要求1所述的碳化硅半导体器件，其特征在于，该些第三掺杂区具有多种尺寸，且该些第三掺杂区在部分该些基体部中与该些源极部邻接。
6.根据权利要求1所述的碳化硅半导体器件，其特征在于，连接到同一该些第一支部两侧的该些第一臂部对准一基线排列。
7.根据权利要求1所述的碳化硅半导体器件，其特征在于，该栅电极在该些结型场效应管区的一部分上方不与该栅极绝缘体接触。
8.根据权利要求1所述的碳化硅半导体器件，其特征在于，该漂移层还包括一上部及一下部，该上部的一掺杂浓度高于该下部的一掺杂浓度。
9.根据权利要求1所述的碳化硅半导体器件，其特征在于，该第一掺杂区在该漂移层中具有一第一最大深度，且该第一最大深度等于或大于该漂移层的厚度的一半。
10.根据权利要求1所述的碳化硅半导体器件，其特征在于，该些第三掺杂区具有一大于第一最大深度的第二最大深度。
11.根据权利要求1所述的碳化硅半导体器件，其特征在于，该第一掺杂区靠近该上表面的一掺杂浓度低于该第一掺杂区的其他部分的掺杂浓度。
12.根据权利要求1所述的碳化硅半导体器件，其特征在于，该衬底具有该第一导电类型，且该碳化硅半导体器件配置为一金属氧化物半导体场效晶体管。
13.根据权利要求1所述的碳化硅半导体器件，其特征在于，该衬底具有该第二导电类型，且该碳化硅半导体器件配置为一绝缘栅双极晶体管。
14.根据权利要求1所述的碳化硅半导体器件，其特征在于，该主动区的一沟道宽度密度大于0.2μm-1。
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