CN112310046A - 半导体结构及其制造方法 - Google Patents

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CN112310046A CN201911024597.2A CN201911024597A CN112310046A CN 112310046 A CN112310046 A CN 112310046A CN 201911024597 A CN201911024597 A CN 201911024597A CN 112310046 A CN112310046 A CN 112310046A
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Abstract

本发明公开了一种半导体结构及其制造方法。半导体结构包括半导体基板、屏蔽结构、接地端以及硅通孔。遮蔽结构位于半导体基板上，且屏蔽结构包括第一金属层、第二金属层以及第三金属层。第一金属层位于半导体基板上。第二金属层位于第一金属层上。第三金属层位于第二金属层上。接地端电性连接第三金属层。硅通孔位于半导体基板上且与屏蔽结构相邻。上述的半导体结构可以减少与硅通孔相关联的杂讯，进而可以改善半导体结构的性能。

Description

半导体结构及其制造方法
技术领域
本发明是有关于一种半导体结构与一种形成半导体结构的方法。
背景技术
随着电子工业的快速发展，集成电路(integrated circuits；ICs)的发展是为了实现高性能与微型化。集成电路材料与设计的技术进步已经产生了几代的集成电路，其中每一代的集成电路都具有比上一代的集成电路更小与更复杂的电路。
随着单一晶片上的电子元件数量快速增加，已针对某些半导体元件使用三维(three-dimensional；3D)集成电路布局、或是堆叠晶片设计，以力求克服与二维(2D)布局相关联的特征尺寸以及密度限制。一般而言，在3D集成电路设计中，两个或多个半导体晶粒(dies)是接合在一起，并且在每个晶粒间形成电性连接。一种促成晶片至晶片(chip-to-chip)电性连接的方法为通过使用硅通孔(through-silicon vias；TSVs)的方法。硅通孔为通过硅晶圆或晶粒的垂直电性连接，其允许垂直排列的电子元件的互连更为简化，从而显著降低集成电路布局的复杂性，以及缩减多晶片电路的整体尺寸。与3D集成电路设计实现的互连技术有关的一些优点包括加速数据交换、减少功率消耗以及更高的输入/输出电压密度。然而，导线与硅通孔之间的寄生电容导致3D集成电路中的信号耦合，从而产生杂讯且影响半导体元件的性能。
发明内容
本发明的目的在于提供一种用于减少杂讯与改善半导体元件的性能的半导体结构及其制造方法。
依据本发明的一实施方式，半导体结构包括半导体基板、屏蔽结构、接地端以及硅通孔。遮蔽结构位于半导体基板上，且屏蔽结构包括第一金属层、第二金属层以及第三金属层。第一金属层位于半导体基板上。第二金属层位于第一金属层上。第三金属层位于第二金属层上。接地端电性连接第三金属层。硅通孔位于半导体基板上且与屏蔽结构相邻。
依据本发明的一些实施方式，硅通孔被屏蔽结构围绕。
依据本发明的一些实施方式，第一金属层与第二金属层彼此重叠。
依据本发明的一些实施方式，屏蔽结构具有第一部分与第二部分，第二部分与第一部分相对，并且硅通孔位于屏蔽结构的第一部分与第二部分之间。
依据本发明的一些实施方式，第一线位于硅通孔的中心与第一部分的一端之间。第二线位于硅通孔的中心与第一部分的另一端之间。第一角度形成于第一线与第二线之间。第三线位于硅通孔的中心与第二部分的一端之间。第四线位于硅通孔的中心与第二部分的另一端之间。第二角度形成于第三线与第四线之间。
依据本发明的一些实施方式，第一角度与第二角度的总和除以360°在从50％到100％的范围之间。
依据本发明的一些实施方式，屏蔽结构还具有第三部分，第三部分相邻于第一部分与第二部分，使得从上方观看，屏蔽结构为U形，并且硅通孔位于第一部分、第二部分以及第三部分之间。
依据本发明的一些实施方式，第三角度形成于第一线与第三线之间，并且第一角度、第二角度以及第三角度的总和除以360°在从50％到100％的范围之间。
依据本发明的一些实施方式，屏蔽结构与硅通孔之间的间隙大于硅通孔的半径，并且小于硅通孔的半径的二倍。
依据本发明的一些实施方式，半导体结构还包括第一介电层与导体。第一介电层位于半导体基板与第一金属层之间。导体位于第一介电层中，且位于半导体基板上。
依据本发明的一些实施方式，半导体结构还包括第二介电层，位于第一金属层与第二金属层之间。第二金属层具有垂直部分，垂直部分位于第二介电层中，且位于第一金属层上。
依据本发明的一些实施方式，半导体结构还包括第三介电层，位于第二金属层与第三金属层之间。第三金属层具有垂直部分，垂直部分位于第三介电层中，且位于第二金属层上。
依据本发明的一些实施方式，硅通孔的顶表面与第三金属层的底表面位于相同的水平位置。
依据本发明的一些实施方式，硅通孔的材料与第一金属层及第二金属层的材料相同，但与第三金属层的材料不同。
依据本发明的一些实施方式，半导体基板为P型半导体基板。
依据本发明的另一实施方式，半导体结构的制造方法包括以下步骤。在半导体基板上形成第一金属层。在第一金属层上形成第二金属层。形成硅通孔相邻于第一金属层与第二金属层。在第二金属层上形成第三金属层。电性连接第三金属层至接地端。
依据本发明的一些实施方式，半导体结构的制造方法还包括在形成第一金属层之前，在半导体基板上形成第一介电层。
依据本发明的一些实施方式，半导体结构的制造方法还包括在形成第二金属层之前，在第一金属层上形成第二介电层。
依据本发明的一些实施方式，半导体结构的制造方法还包括在形成第三金属层之前，在第二金属层上形成第三介电层。
依据本发明的一些实施方式，形成硅通孔，使得硅通孔被第一金属层、第二金属层以及第三金属层围绕。
综上所述，本发明提供一种半导体结构及其制造方法。由于接地端电性连接至屏蔽结构的第三金属层，并且硅通孔与屏蔽结构相邻，故可以减少与硅通孔相关联的杂讯，进而可以改善半导体结构的性能。
应当了解前面的一般说明和以下的详细说明都仅是示例，并且旨在提供对本发明的进一步解释。
附图说明
本发明的各实施例可从以下实施方式的详细说明及随附的附图理解。
图1是根据本发明的一些实施方式绘示的一半导体结构的俯视图。
图2是沿着图1的线2-2绘示的半导体结构的剖面图。
图3至图10是根据本发明的一些实施方式在各个阶段半导体结构的制造方法的剖面图。
图11是根据本发明的一实施方式的半导体结构的俯视图。
图12是根据本发明的一实施方式的半导体结构的俯视图。
图13是根据本发明的一实施方式的半导体结构的俯视图。
主要附图标记说明：
10-半导体结构，100-半导体基板，102-垫，200-屏蔽结构，202-导体，204-第一介电层，210-第一金属层，214-第二介电层，220-第二金属层，222-垂直部分，224-第三介电层，230-第三金属层，230b-底表面，232-垂直部分，300-接地端，400-硅通孔，400t-顶表面，500-屏蔽结构，502-第一部分，504-第二部分，506-第三部分，508-第四部分，600-第一线，602-第二线，604-第三线，606-第四线，G-间隙，r-半径，θ1-第一角度，θ2-第二角度，θ3-第三角度，θ4-第四角度，2-2-线。
具体实施方式
现在将参照本发明的实施方式，其示例被绘示在附图中。本发明在附图及说明书中尽量使用相同的附图元件号码，来表示相同或相似的部分。
参阅图1与图2。图1是根据本发明的一些实施方式绘示的一半导体结构10的俯视图，且图2是沿着图1的线2-2绘示的半导体结构10的剖面图。为了清楚起见，图2的第三金属层230与第三介电层224未绘示在图1中。半导体结构10包括半导体基板100、屏蔽结构200、接地端300以及硅通孔(through silicon via；TSV)400。
在一些实施方式中，半导体基板100可以是硅基板。在一些其他的实施方式中，半导体基板100可包括其他半导体元素，例如：锗(germanium)，或包括半导体化合物，例如：碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium phosphide)、及/或锑化铟(indium antimonide)，或其他半导体合金，例如：硅锗(SiGe)、磷化砷镓(GaAsP)、砷化铟铝(AlInAs)、砷化镓铝(AlGaAs)、砷化铟镓(GaInAs)、磷化铟镓(GaInP)、及/或磷砷化铟镓(GaInAsP)，或其组合。
再者，半导体基板100可以是P型(P-type)半导体基板，例如掺杂有p型掺杂剂(例如：硼)的硅材料。在一些实施方式中，半导体基板100还包括垫102。
屏蔽结构200设置在半导体基板100上，并包括第一金属层210、第二金属层220以及第三金属层230。第一金属层210设置在半导体基板100上。第二金属层220设置在第一金属层210上。第三金属层230设置在第二金属层220上。
在一些实施方式中，第一金属层210与第二金属层220彼此重叠。换句话说，第二金属层220在半导体基板100的垂直投影区域重叠于第一金属层210在半导体基板100的垂直投影区域。在一些实施方式中，第一金属层210、第二金属层220以及第三金属层230彼此重叠。
在一些实施方式中，第一金属层210与第二金属层220可以由导电材料制成，例如铜(Cu)或其他适当的导电材料。在一些实施方式中，第一金属层210的材料与第二金属层220的材料相同。
再者，第三金属层230可以由导电材料制成，例如铝(Al)或其他适当的导电材料。在一些实施方式中，第三金属层230的材料不同于第一金属层210与第二金属层220的材料。
接地端300电性连接至屏蔽结构200的第三金属层230。因为接地端300电性连接至第三金属层230，所以感应电流不会产生。硅通孔400设置在半导体基板100上，并且与屏蔽结构200相邻。也就是说，硅通孔400设置相邻于第一金属层210、第二金属层220以及第三金属层230。由于接地端300电性连接到屏蔽结构200的第三金属层230，并且硅通孔400与屏蔽结构200相邻，因此可以减少与硅通孔400相关联的杂讯，且可以改善半导体结构10的性能。
在一些实施方式中，硅通孔400被屏蔽结构200围绕。详细来说，硅通孔400被第一金属层210、第二金属层220以及第三金属层230围绕。由于硅通孔400被屏蔽结构200围绕，屏蔽效果可以被改善。
在一些实施方式中，硅通孔400的顶表面400t与第三金属层230的底表面230b位于相同的水平位置。换句话说，硅通孔400的顶表面400t与第三金属层230的底表面230b位于同一水平面上。在一些实施方式中，第三金属层230覆盖硅通孔400。
在一些实施方式中，屏蔽结构200与硅通孔400之间具有间隙G。屏蔽结构200与硅通孔400之间的间隙G大于硅通孔400的半径r，并且小于硅通孔400的半径r的二倍，使得硅通孔400与屏蔽结构200分隔。
在一些实施方式中，硅通孔400可以由导电材料制成，例如铜(Cu)或其他适当的导电材料。在一些实施方式中，硅通孔400的材料相同于第二金属层220与第一金属层210的材料，但不同于第三金属层230的材料。
再者，半导体结构10还包括第一介电层204与导体202。第一介电层204设置在半导体基板100与第一金属层210之间。导体202设置在第一介电层204中，且在半导体基板100上。换句话说，导体202设置在半导体基板100的垫102与第一金属层210之间。
在一些实施方式中，半导体结构10还包括在第一金属层210与第二金属层220之间的第二介电层214。第二金属层220具有垂直部分222，垂直部分222位于第二介电层214中，且位于第一金属层210上。换句话说，垂直部分222设置在第一金属层210与第二金属层220之间。
在一些实施方式中，半导体结构10还包括在第二金属层220与第三金属层230之间的第三介电层224。第三金属层230具有垂直部分232，垂直部分232位于第三介电层224中，且位于第二金属层220上。换句话说，垂直部分232设置在第二金属层220与第三金属层230之间。
图3至图10是根据本发明的一些实施方式在各个阶段半导体结构10的制造方法的剖面图。
参阅图3。在半导体基板100上形成第一介电层204。形成第一介电层204的方法可以使用例如物理气相沉积(PVD)、化学气相沉积(CVD)、原子层气相沉积(ALD)，或其他适当的技术。在一些实施方式中，第一介电层204可包括单层或多层。第一介电层204可以包括氧化硅、氮化硅、氮氧化硅，或其他适当的材料。
参阅图4。在第一介电层204中以及在半导体基板100上形成导体202。举例来说，可以执行蚀刻工艺，以在第一介电层204中形成通孔孔洞，然后可以在前述的通孔孔洞中填入导电材料，以形成导体202。
在一些实施方式中，导体202可以由导电材料制成，例如钨(W)或其他适当的导电材料。
参阅图5。在第一介电层204以及导体202上形成第一金属层210。在一些实施方式中，第一金属层210与导体202接触。形成第一金属层210的方法可包括形成金属材料层，然后用微影工艺来图案化前述的金属材料层。
在一些实施方式中，导体202位于半导体基板100与第一金属层210之间。在一些实施方式中，第一金属层210的材料不同于导体202的材料。举例来说，第一金属层210的材料是铜(Cu)，而导体202的材料是钨(W)。
参阅图6。在第一金属层210与第一介电层204上形成第二介电层214。形成第二介电层214的方法可以使用例如物理气相沉积(PVD)、化学气相沉积(CVD)、原子层气相沉积(ALD)，或其他适当的技术。在一些实施方式中，第二介电层214可包括单层或多层。第二介电层214可以包括氧化硅、氮化硅、氮氧化硅，或其他适当的材料。
参阅图7。在第一金属层210与第二介电层214上形成第二金属层220。形成第二金属层220的方法可以包括形成金属材料层，然后用微影工艺来图案化前述的金属材料层。在一些实施方式中，第二金属层220还包括垂直部分222，垂直部分222位于第二介电层214中以及第一金属层210上。在一些实施方式中，第二金属层220的垂直部分222实质上对齐于导体202。换句话说，第二金属层220的垂直部分222在半导体基板100上的垂直投影区域重叠于导体202在半导体基板100上的垂直投影区域。
参阅图8。在第二金属层220与第二介电层214上形成第三介电层224。形成第三介电层224的方法可以使用例如物理气相沉积(PVD)、化学气相沉积(CVD)、原子层气相沉积(ALD)，或其他适当的技术。在一些实施方式中，第三介电层224可包括单层或多层。第三介电层224可以包括氧化硅、氮化硅、氮氧化硅，或其他适当的材料。
参阅图9。在第一金属层210与第二金属层220相邻形成硅通孔400。进一步来说，硅通孔400穿过第一介电层204、第二介电层214、第三介电层224以及半导体基板100的一部分。
在一些实施方式中，可以执行蚀刻工艺，以形成穿过第一介电层204、第二介电层214、第三介电层224以及半导体基板100的一部分的通孔孔洞，然后可以在前述的通孔孔洞中填入导电材料，以形成硅通孔400。
在一些实施方式中，硅通孔400在半导体基板100的垂直投影区域不重叠于第一金属层210与第二金属层220在半导体基板100的垂直投影区域。换句话说，硅通孔400在半导体基板100的垂直投影区域分隔于第一金属层210与第二金属层220在半导体基板100的每个垂直投影区域。
参阅图10。在第二金属层220与第三介电层224上形成第三金属层230。详细来说，在形成第三金属层230之前，图案化第三介电层224。在一些实施方式中，第三金属层230还包括垂直部分232，垂直部分232位于第三介电层224中，且位于第二金属层220上。在一些实施方式中，第三金属层230的垂直部分232实质上对齐于第二金属层220的垂直部分222。换句话说，第三金属层230的垂直部分232在半导体基板100上的垂直投影区域重叠于第二金属层220的垂直部分222在半导体基板100上的垂直投影区域。
在一些实施方式中，第三金属层230覆盖硅通孔400。形成硅通孔400，使得硅通孔400被第一金属层210、第二金属层220以及第三金属层230围绕。
在形成第三金属层230之后，第三金属层230电性连接至接地端300，如图2所示。
参阅图11。图11是根据本发明的一实施方式的半导体结构20的俯视图。半导体结构20包括屏蔽结构500与硅通孔400。本实施方式与图2的实施方式之间的区别在于屏蔽结构500具有第一部分502与第二部分504，第二部分504与第一部分502相对，且图2的实施方式不具有前述的两个相对的部分。硅通孔400设置在屏蔽结构500的第一部分502与第二部分504之间。第一线600位于硅通孔400的中心与第一部分502的一端之间。第二线602位于硅通孔400的中心与第一部分502的另一端之间。第一角度θ1形成于第一线600与第二线602之间。第三线604位于硅通孔400的中心与第二部分504的一端之间。第四线606位于硅通孔400的中心与第二部分504的另一端之间。第二角度θ2形成于第三线604与第四线606之间。在一些实施方式中，第一角度θ1与第二角度θ2的总和除以360°在从50％到100％的范围间，例如为50％、75％，或是100％。第一角度θ1与第二角度θ2的总和除以360°可视为导线覆盖率(wire coverage ratio)，并且较大的导线覆盖率会导致较强的电场(electric field；E-field)共享与较小的电容(每单位长度)。换句话说，屏蔽结构500有助于屏蔽硅通孔400与半导体结构20外部的导线之间的耦合，因此可以改善信号杂讯比(signal-to-noiseratio；SNR)的值。亦即，可以增加信号杂讯比的值。在一些实施方式中，第一角度θ1与第二角度θ2的总和除以360°约为50％。
参阅图12。图12是根据本发明的一实施方式的半导体结构30的俯视图。本实施方式与图11的实施方式之间的区别在于屏蔽结构500还具有第三部分506，第三部分506相邻于第一部分502与第二部分504，使得当从上方观看时，屏蔽结构500为U形(U-shaped)。硅通孔400位于第一部分502、第二部分504以及第三部分506之间。第三角度θ3形成于第一线600与第三线604之间。第一角度θ1、第二角度θ2以及第三角度θ3的总和除以360°在从50％到100％的范围间。在一些实施方式中，第一角度θ1、第二角度θ2以及第三角度θ3的总和除以360°约为75％。
参阅图13。图13是根据本发明的一实施方式的半导体结构40的俯视图。本实施方式与图11的实施方式之间的区别在于屏蔽结构500还具有第四部分508，第四部分508相邻于第一部分502与第二部分504。第四部分508相对于第三部分506。硅通孔400位于第一部分502、第二部分504、第三部分506以及第四部分508之间。换句话说，硅通孔400被屏蔽结构500(第一部分502、第二部分504、第三部分506以及第四部分508)围绕。第四角度θ4形成于第二线602与第四线606之间。在本实施方式中，第一角度θ1、第二角度θ2、第三角度θ3以及第四角度θ4的总和除以360°为100％。
综上所述，本发明提供一种半导体结构及其制造方法。由于接地端电性连接至屏蔽结构的第三金属层，并且硅通孔设置于半导体基板上且与屏蔽结构相邻，故可以减少与硅通孔相关联的杂讯，进而可以改善半导体结构的性能。
虽然本发明已经将实施方式详细地公开如上，然而其他的实施方式也是可能的，并非用以限定本发明。因此，所附的权利要求的精神及其范围不应限于本发明实施方式的说明。
本领域任何技术人员，在不脱离本发明的精神和范围内，当可作各种的改变或替换，因此所有的这些改变或替换都应涵盖于本发明的权利要求的保护范围之内。

Claims (20)

1.一种半导体结构，其特征在于，包含：
半导体基板；
屏蔽结构，位于所述半导体基板上，且所述屏蔽结构包含：
第一金属层，位于所述半导体基板上；
第二金属层，位于所述第一金属层上；以及
第三金属层，位于所述第二金属层上；接地端，电性连接所述第三金属层；以及
硅通孔，位于所述半导体基板上且与所述屏蔽结构相邻。
2.如权利要求1所述的半导体结构，其特征在于，所述硅通孔被所述屏蔽结构围绕。
3.如权利要求1所述的半导体结构，其特征在于，所述第一金属层与所述第二金属层彼此重叠。
4.如权利要求1所述的半导体结构，其特征在于，所述屏蔽结构具有第一部分与第二部分，所述第二部分与所述第一部分相对，并且所述硅通孔位于所述屏蔽结构的所述第一部分与所述第二部分之间。
5.如权利要求4所述的半导体结构，其特征在于，第一线位于所述硅通孔的中心与所述第一部分的一端之间，第二线位于所述硅通孔的所述中心与所述第一部分的另一端之间，并且第一角度形成于所述第一线与所述第二线之间；以及
其中第三线位于所述硅通孔的所述中心与所述第二部分的一端之间，第四线位于所述硅通孔的所述中心与所述第二部分的另一端之间，并且第二角度形成于所述第三线与所述第四线之间。
6.如权利要求5所述的半导体结构，其特征在于，所述第一角度与所述第二角度的总和除以360°在从50％到100％的范围之间。
7.如权利要求4所述的半导体结构，其特征在于，所述屏蔽结构还具有第三部分，所述第三部分相邻于所述第一部分与所述第二部分，使得从上方观看，所述屏蔽结构为U形，并且所述硅通孔位于所述第一部分、所述第二部分以及所述第三部分之间。
8.如权利要求5所述的半导体结构，其特征在于，第三角度形成于所述第一线与所述第三线之间，并且所述第一角度、所述第二角度以及所述第三角度的总和除以360°在从50％到100％的范围之间。
9.如权利要求1所述的半导体结构，其特征在于，所述屏蔽结构与所述硅通孔之间的间隙大于所述硅通孔的半径，并且小于所述硅通孔的所述半径的二倍。
10.如权利要求1所述的半导体结构，其特征在于，还包含：
第一介电层，位于所述半导体基板与所述第一金属层之间；以及
导体，位于所述第一介电层中，且位于所述半导体基板上。
11.如权利要求10所述的半导体结构，其特征在于，还包含：
第二介电层，位于所述第一金属层与所述第二金属层之间，其中所述第二金属层具有垂直部分，所述垂直部分位于所述第二介电层中，且位于所述第一金属层上。
12.如权利要求11所述的半导体结构，其特征在于，还包含：
第三介电层，位于所述第二金属层与所述第三金属层之间，其中所述第三金属层具有垂直部分，所述垂直部分位于所述第三介电层中，且位于所述第二金属层上。
13.如权利要求1所述的半导体结构，其特征在于，所述硅通孔的顶表面与所述第三金属层的底表面位于相同的水平位置。
14.如权利要求1所述的半导体结构，其特征在于，所述硅通孔的材料与所述第一金属层及所述第二金属层的材料相同，但与所述第三金属层的材料不同。
15.如权利要求1所述的半导体结构，其特征在于，所述半导体基板为P型半导体基板。
16.一种半导体结构的制造方法，其特征在于，包含：
在半导体基板上形成第一金属层；
在所述第一金属层上形成第二金属层；
形成硅通孔，相邻于所述第一金属层与所述第二金属层；
在所述第二金属层上形成第三金属层；以及
电性连接所述第三金属层至接地端。
17.如权利要求16所述的半导体结构的制造方法，其特征在于，还包含：
在形成所述第一金属层之前，在所述半导体基板上形成第一介电层。
18.如权利要求17所述的半导体结构的制造方法，其特征在于，还包含：
在形成所述第二金属层之前，在所述第一金属层上形成第二介电层。
19.如权利要求18所述的半导体结构的制造方法，其特征在于，还包含：
在形成所述第三金属层之前，在所述第二金属层上形成第三介电层。
20.如权利要求16所述的半导体结构的制造方法，其特征在于，形成所述硅通孔，使得所述硅通孔被所述第一金属层、所述第二金属层以及所述第三金属层围绕。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101447479A (zh) * 2007-11-26 2009-06-03 台湾积体电路制造股份有限公司 防止硅通孔与集成电路之间串音的结构
US20090302437A1 (en) * 2008-06-10 2009-12-10 Stats Chippac, Ltd. Semiconductor Device and Method of Connecting a Shielding Layer to Ground Through Conductive Vias
US20110163413A1 (en) * 2010-01-07 2011-07-07 Samsung Electro-Mechanics Co., Ltd. Rf semiconductor device and fabrication method thereof
US20140097890A1 (en) * 2012-10-09 2014-04-10 United Microelectronics Corp. Semiconductor Structure and Method for Reducing Noise Therein
CN108735657A (zh) * 2017-04-20 2018-11-02 南亚科技股份有限公司 半导体结构

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7112825B2 (en) * 2002-07-11 2006-09-26 Rohm Co., Ltd. Semiconductor light emitting device
US7951647B2 (en) * 2008-06-17 2011-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Performing die-to-wafer stacking by filling gaps between dies
TWI536540B (zh) * 2012-10-09 2016-06-01 聯華電子股份有限公司 半導體結構與降低半導體結構中訊號干擾的方法
TWI626738B (zh) * 2017-04-06 2018-06-11 宏碁股份有限公司 顯示裝置及其製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101447479A (zh) * 2007-11-26 2009-06-03 台湾积体电路制造股份有限公司 防止硅通孔与集成电路之间串音的结构
US20090302437A1 (en) * 2008-06-10 2009-12-10 Stats Chippac, Ltd. Semiconductor Device and Method of Connecting a Shielding Layer to Ground Through Conductive Vias
US20110163413A1 (en) * 2010-01-07 2011-07-07 Samsung Electro-Mechanics Co., Ltd. Rf semiconductor device and fabrication method thereof
US20140097890A1 (en) * 2012-10-09 2014-04-10 United Microelectronics Corp. Semiconductor Structure and Method for Reducing Noise Therein
CN108735657A (zh) * 2017-04-20 2018-11-02 南亚科技股份有限公司 半导体结构

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