CN112290932A - 电路及其测试电路 - Google Patents

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Abstract

本发明提供一种电路及其测试电路，该电路包括测试存取端口电路、路由电路、第一测试路径以及第二测试路径。路由电路的第一输入端与第一输出端分别耦接测试存取端口电路的扫描输出端与第一扫描输入端。第一测试路径的第一端耦接路由电路的第二输入端，第一测试路径的第二端耦接路由电路的第二输出端。第二测试路径的第一端耦接路由电路的第三输入端，第二测试路径的第二端耦接路由电路的第三输出端。路由电路将测试存取端口电路的扫描输出端耦接至测试存取端口电路的第一扫描输入端或第一测试路径的第一端或第二测试路径的第一端。

Description

电路及其测试电路
技术领域
本发明涉及一种电路及其测试电路，且特别涉及一种电路及其测试电路。
背景技术
在芯片老化实验以及基于芯片系统测试中，自动测试向量生成(automatic testpattern generation，ATPG)系统经常被使用来对芯片进行测试。ATPG系统是一种工具，其可以产生数据(测试向量)给待测电路作测试用。待测电路中的多个组件(例如寄存器、D触发器等)在测试操作中可被串接成1条扫描链(scan chain)而对待测电路的性能、良率等进行测试，该条扫描链也被称为测试路径。ATPG系统可以通过控制较少的管脚完成测试。ATPG系统可以使用符合联合测试工作组(Joint Test Action Group，JTAG)标准(或IEEE1149.1标准)的端口(以下称为JTAG端口)。扫描链(测试路径)可以被连接到JTAG端口的测试数据输入管脚TDI与测试数据输出管脚TDO。以外，JTAG端口的测试时钟管脚TCK可以传输移位时钟信号(shift clock)给扫描链。
图1是现有的一种待测电路100的电路方块(circuit block)图。图1所示的待测电路100包括测试存取端口(Test Access Port，TAP)电路110以及至少一个核心电路(corecircuit)，例如图1所示的核心电路PTN1与PTN2。核心电路PTN1中的多个组件，例如D型触发器，可以在测试操作中被选择性地串接成1条扫描链，也就是测试路径120。同理可推，核心电路PTN2也包括1条扫描链，也就是测试路径130。所述扫描链为JTAG测试的公知技术，故在此不予赘述。TAP电路110耦接至JTAG端口的测试数据输入管脚TDI与测试数据输出管脚TDO。TAP电路110的扫描输出端耦接至核心电路PTN1的测试路径120的第一端(输入端)，以为测试数据输入管脚TDI提供数据流。测试路径120的第二端(输出端)耦接核心电路PTN2的测试路径130的第一端(输入端)。测试路径130的第二端(输出端)耦接TAP电路110的扫描输入端。TAP电路110包括指令缓存器IR与其他构件。TAP电路110为符合JTAG标准(或IEEE1149.1标准)的公知TAP电路，故在此不予赘述。
每次ATPG系统进行测试时，ATPG系统需要将长度很长(位数很多)的测试向量通过JTAG端口与TAP电路110以串行方式提供给待测电路100的测试路径，例如测试路径120与测试路径130。一般而言，会有大量的测试组件(例如D型触发器)串接在同一条测试路径(扫描链)上，而一条测试路径的测试组件越多，需要的测试向量越长(位数越多)，对ATPG系统的测试平台要求越高。
另外，一般而言，测试路径120与测试路径130属于相同时钟域，因此，JTAG端口的测试时钟管脚TCK提供的移位时钟信号可以被同时提供给测试路径120与测试路径130。但工程应用中，会出现测试路径120与130属于不同时钟域的情况，在进行ATPG读取(capture)操作时，如果仍为测试路径120与测试路径130同时提供移位时钟信号，则会导致属于不同时钟域的测试组件发生时序错误，从而使ATPG系统的操作或是测试结果发生错误。
须注意的是，“背景技术”段落的内容是用来帮助了解本发明。在“背景技术”段落所公开的部分内容(或全部内容)可能不是本领域技术人员所知道的已知技术。在“背景技术”段落所公开的内容，不代表该内容在本发明申请前已被本领域技术人员所知悉。
发明内容
本发明提供一种电路及其测试电路，该测试电路利用多个该电路的测试路径对该电路进行测试。
在本发明的一实施例中，上述的待测电路包括测试存取端口电路、路由电路、第一测试路径以及第二测试路径。路由电路的第一输入端与第一输出端分别耦接测试存取端口电路的扫描输出端与第一扫描输入端。第一测试路径的第一端耦接路由电路的第二输入端，第一测试路径的第二端耦接路由电路的第二输出端。第二测试路径的第一端耦接路由电路的第三输入端，第二测试路径的第二端耦接路由电路的第三输出端。路由电路将测试存取端口电路的扫描输出端耦接至测试存取端口电路的第一扫描输入端或第一测试路径的第一端或第二测试路径的第一端。
在本发明的一实施例中，上述的测试电路包括测试存取端口电路以及时钟供应电路。测试存取端口电路的扫描输出端耦接待测电路的第一测试路径的第一端，该第一测试路径的第二端耦接待测电路的第二测试路径的第一端，以及第二测试路径的第二端耦接至测试存取端口电路的第一扫描输入端。在移位操作模式，时钟供应电路提供移位时钟信号给第一测试路径与第二测试路径。在提取操作模式，时钟供应电路提供第一时钟信号给第一测试路径，提供第二时钟信号给第二测试路径。
基于上述，在本发明一些实施例中所述测试电路可以选择性地将多个测试路径中的一个或多个耦接至测试存取端口电路。因此，所述测试电路可以基于ATPG系统的测试平台的特性和/或需求来弹性地设定扫描链的长度。在本发明一些实施例中，所述测试电路可以在ATPG系统的提取操作模式中提供不同的时钟信号给属于不同时钟域的不同测试路径，而在ATPG系统的移位操作模式中提供同一移位时钟信号给这些测试路径。因此，所述测试电路可以使属于不同时钟域的不同测试路径在提取操作模式提取正确数据，从而避免ATPG系统的操作或是测试结果发生错误。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是现有的一种待测电路100的示意图。
图2是本发明一实施例所述的待测电路200的示意图。
图3是本发明一实施例所述的路由电路220的示意图。
图4是本发明另一实施例所述的路由电路220的示意图。
图5是本发明又一实施例所述的路由电路220的示意图。
图6是本发明另一实施例所述的待测电路600的示意图。
图7是本发明另一实施例所述的时钟供应电路620的示意图。
图8是本发明又一实施例所述的待测电路800的示意图。
具体实施方式
在本申请说明书全文(包括权利要求书)中所使用的“耦接(或连接)”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置耦接(或连接)于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。本申请说明书全文(包括权利要求书)中提及的“第一”、“第二”等用语是用以命名组件(element)的名称，或区别不同实施例或范围，而并非用来限制组件数量的上限或下限，亦非用来限制组件的次序。另外，凡可能之处，在附图及实施方式中使用相同标号的组件/构件/步骤代表相同或类似部分。不同实施例中使用相同标号或使用相同用语的组件/构件/步骤可以相互参照相关说明。
图2是本发明一实施例所述的待测电路200的示意图。待测电路200中的多个触发器可以在测试操作中作为测试组件而被串接成多条扫描链(scan chain)，也就是多个测试路径，例如图2所示的测试路径230与240。依照设计需求，在一些实施例中，图2所示的测试路径230与240可以参照图1所示的测试路径120与130的相关说明来类推，故不再赘述。
测试电路被配置在待测电路200，以利用测试路径230与240对待测电路200的性能、良率等进行测试。在图2所示实施例中，所述测试电路包括测试存取端口(Test AccessPort，TAP)电路210、路由电路220。依照设计需求，在一些实施例中，TAP电路210可以是符合联合测试工作组(Joint Test Action Group，JTAG)标准或IEEE 1149.1标准的公知TAP电路，或者其他TAP电路。在另一些实施例中，TAP电路210可以参照图1所示TAP电路110的相关说明来类推。
路由电路220的第一输入端与第一输出端分别耦接至TAP电路210的扫描输出端Ijtag_si与扫描输入端Ijtag_so。路由电路220的第二输入端与第二输出端分别耦接至待测电路200的多个测试路径中的测试路径230的两端。路由电路220的第三输入端与第三输出端分别耦接至待测电路200的多个测试路径中的测试路径240的两端。路由电路220可以选择性地将TAP电路210的扫描输出端Ijtag_si耦接至扫描输入端Ijtag_so、测试路径230与测试路径240其中至少一个，以及(或者)路由电路220可以选择性地将TAP电路210的扫描输入端Ijtag_so耦接至扫描输出端Ijtag_si、测试路径230与测试路径240其中至少一个。
举例来说，在一些情境中，例如在串接模式下，路由电路220可以选择性地将待测电路200的所有测试路径(例如测试路径230与240)串联为一条长测试路径。路由电路220可以选择性地将TAP电路210的扫描输出端Ijtag_si耦接至所述长测试路径的第一端，以及路由电路220可以选择性地将TAP电路210的扫描输入端Ijtag_so耦接至所述长测试路径的第二端。在另一些情境中，例如在部分扫描模式下，路由电路220可以选择性地将TAP电路210的扫描输出端Ijtag_si与扫描输入端Ijtag_so分别耦接至测试路径230与测试路径240其中一个的两端，以及路由电路220可以切断测试路径230与测试路径240其中另一个与TAP电路210之间的连接。
基于上述，所述测试电路的路由电路220可以选择性地将待测电路200的多个测试路径中的一个或多个耦接至TAP电路210，以便进行芯片老化实验、芯片系统测试和/或其他测试。因此，所述测试电路可以基于自动测试向量生成(automatic test patterngeneration，ATPG)系统的测试平台的特性和/或测试需求来弹性地设定扫描链的长度。依照不同的设计需求，ATPG系统的方块的实现方式可以是硬件(hardware、firmware)、软件(software，即程序)或是硬件软件的组合形式。
以硬件形式而言，ATPG系统的方块可以实现于待测电路上的逻辑电路。ATPG系统的相关功能可以利用硬件描述语言(hardware description languages，例如Verilog HDL或VHDL)或其他合适的编程语言来实现为硬件。举例来说，ATPG系统的相关功能可以被实现于一或多个控制器、微控制器、微处理器、特殊应用集成电路(Application-specificintegrated circuit，ASIC)、数字信号处理器(digital signal processor，DSP)、现场可编程逻辑门阵列(Field Programmable Gate Array，FPGA)和/或其他处理单元中的各种逻辑区块、模块和电路。以软件形式和/或固件形式而言，ATPG系统的相关功能可以被实现为编程码(programming codes)。例如，利用一般的编程语言(programming languages，例如C、C++或汇编语言)或其他合适的编程语言来实现ATPG系统。计算机、中央处理器(CentralProcessing Unit，CPU)、控制器、微控制器或微处理器可以从记录介质中读取并执行所述编程码，从而实现ATPG系统的相关功能。
图3是本发明一实施例所述的路由电路220的示意图。在图3所示实施例中，路由电路220包括多个切换电路，例如图3所示切换电路SW1与SW2。这些切换电路SW1与SW2的任一个包括第一输入端、第二输入端与输出端，被配置为可以选择将第一输入端或第二输入端电性连接至输出端。切换电路SW1的第一输入端耦接至TAP电路210的扫描输出端Ijtag_si以及测试路径230的第一端(输入端)。切换电路SW1的第二输入端耦接至测试路径230的第二端(输出端)。切换电路SW1的输出端耦接至测试路径240的第一端(输入端)。切换电路SW2的第一输入端耦接至切换电路SW1的输出端。切换电路SW2的第二输入端耦接至测试路径240的第二端(输出端)。切换电路SW2的输出端耦接至TAP电路210的扫描输入端Ijtag_so。
当切换电路SW1的第二输入端电性连接至切换电路SW1的输出端，以及切换电路SW2的第一输入端电性连接至切换电路SW2的输出端时，路由电路220可以选择性地将TAP电路210的扫描输出端Ijtag_si耦接至测试路径230的第一端(输入端)，以及路由电路220可以选择性地将测试路径230的第二端(输出端)耦接至TAP电路210的扫描输入端Ijtag_so，此时测试路径240与TAP电路210之间的连接被切断。当切换电路SW1的第一输入端电性连接至切换电路SW1的输出端，以及切换电路SW2的第二输入端电性连接至切换电路SW2的输出端时，路由电路220可以选择性地将TAP电路210的扫描输出端Ijtag_si耦接至测试路径240的第一端(输入端)，以及路由电路220可以选择性地将测试路径240的第二端(输出端)耦接至TAP电路210的扫描输入端Ijtag_so，此时测试路径230与TAP电路210之间的连接被切断。
当切换电路SW1的第二输入端电性连接至切换电路SW1的输出端，以及切换电路SW2的第二输入端电性连接至切换电路SW2的输出端时，路由电路220可以将测试路径230与240相互串联而成为一条长测试路径，以及路由电路220可以将TAP电路210的扫描输出端Ijtag_si与扫描输入端Ijtag_so分别耦接至所述长测试路径的两端。当切换电路SW1的第一输入端电性连接至切换电路SW1的输出端，以及切换电路SW2的第一输入端电性连接至切换电路SW2的输出端时，路由电路220可以选择性地将TAP电路210的扫描输出端Ijtag_si耦接至TAP电路210的扫描输入端Ijtag_so。
本实施例并不限制切换电路SW1与SW2的实施方式。依照设计需求，在一些实施例中，切换电路SW1和/或SW2可以是JTAG标准(或IEEE 1149.1标准)的段插入位(SegmentInsertion Bit，SIB)组件。SIB组件为公知电路，故在此不再赘述。在另一些实施例中，切换电路SW1和/或SW2可以是开关组件/电路、选择器等。
图4是本发明另一实施例所述的路由电路220的电路方块示意图。在图4所示实施例中，路由电路220包括多个切换电路，例如图4所示切换电路SW1、SW2与SW3。切换电路SW1的第一输入端耦接TAP电路210的扫描输出端Ijtag_si以及测试路径230的第一端(输入端)。切换电路SW1的第二输入端耦接至测试路径230的第二端(输出端)。切换电路SW1的输出端耦接至测试路径240的第一端(输入端)。切换电路SW2的第一输入端耦接至切换电路SW1的输出端。切换电路SW2的第二输入端耦接至测试路径240的第二端(输出端)。切换电路SW2的输出端耦接至切换电路SW3的第二输入端。切换电路SW3的第一输入端耦接至TAP电路210的扫描输出端Ijtag_si。切换电路SW3的输出端耦接至TAP电路210的扫描输入端Ijtag_so。图4所示切换电路SW1、SW2及\或SW3可以参照图3所示切换电路SW1与(或)SW2的相关说明来类推，故不再赘述。
图5是本发明又一实施例所述的路由电路220的示意图。在图5所示实施例中，待测电路200包括核心电路PTN3、核心电路PTN4与核心电路PTN5，其中核心电路PTN5可以作为核心电路PTN3与核心电路PTN4的上层电路。这些核心电路PTN3、PTN4与PTN5的每一个包括多个测试路径。例如，核心电路PTN3包括测试路径230与240，核心电路PTN4包括测试路径250与260，而核心电路PTN5包括测试路径270与280。图5所示测试路径230、240、250、260、270与(或)280可以参照图3或图4所示测试路径230与(或)240的相关说明来类推，故不再赘述。
在图5所示实施例中，路由电路220包括多个切换电路，例如图5所示切换电路SW1、SW2、SW3、SW4、SW5、SW6与SW7。切换电路SW1的第一输入端耦接至TAP电路210的扫描输出端Ijtag_si以及测试路径230的第一端(输入端)。切换电路SW1的第二输入端耦接至测试路径230的第二端(输出端)。切换电路SW1的输出端耦接至测试路径240的第一端(输入端)与切换电路SW2的第一输入端。切换电路SW2的第二输入端耦接至测试路径240的第二端(输出端)。切换电路SW2的输出端耦接至测试路径250的第一端(输入端)与切换电路SW4的第一输入端。切换电路SW4的第二输入端耦接至测试路径250的第二端(输出端)。切换电路SW4的输出端耦接至测试路径260的第一端(输入端)与切换电路SW5的第一输入端。切换电路SW5的第二输入端耦接至测试路径260的第二端(输出端)。切换电路SW5的输出端耦接至测试路径270的第一端(输入端)与切换电路SW6的第一输入端。切换电路SW6的第二输入端耦接至测试路径270的第二端(输出端)。切换电路SW6的输出端耦接至测试路径280的第一端(输入端)与切换电路SW7的第一输入端。切换电路SW7的第二输入端耦接至测试路径280的第二端(输出端)。切换电路SW7的输出端耦接至切换电路SW3的第二输入端。切换电路SW3的第一输入端耦接至TAP电路210的扫描输出端Ijtag_si。切换电路SW3的输出端耦接至TAP电路210的扫描输入端Ijtag_so。
图5所示切换电路SW1、SW2、SW4、SW5、SW6、SW7及\或SW3的实现方式与切换操作可以参照图4所示切换电路SW1、SW2及\或SW3的相关说明来类推，故不再赘述。基于图5所示切换电路SW1、SW2、SW4、SW5、SW6、SW7及\或SW3的切换操作，路由电路220可以选择性地将待测电路200的多个测试路径230～280中的一个或多个耦接至TAP电路210，以便进行芯片老化实验、芯片系统测试和/或其他测试。因此，基于ATPG系统的测试平台的特性和/或测试需求，所述测试电路可以弹性地设定扫描链的长度。
图6是本发明另一实施例所述的待测电路600的示意图。待测电路600中的多个触发器可以在测试操作中被串接成扫描链(scan chain)而作为测试路径，例如图6所示的测试路径630与640。图6所示测试路径630与640可以参照图2、图3、图4、图5所示测试路径230与240的相关说明来类推，故不再赘述。在此假设测试路径630与640属于不同的时钟域。
测试电路可以被配置在待测电路600，以便通过测试路径630与640对待测电路600进行测试。在图6所示实施例中，所述测试电路包括TAP电路610以及时钟供应电路620。依照设计需求，在一些实施例中，TAP电路610可以是符合JTAG标准(或IEEE 1149.1标准)的公知TAP电路，或者TAP电路610也可以是其他TAP电路。在另一些实施例中，TAP电路610可以参照图2所示TAP电路210的相关说明来类推。
TAP电路610的扫描输出端Ijtag_si耦接至待测电路600的测试路径630的第一端(输入端)。测试路径610的第二端(输出端)耦接至待测电路600的测试路径640的第一端(输入端)。测试路径640的第二端(输出端)耦接至TAP电路610的扫描输入端Ijtag_so1。时钟供应电路620耦接至TAP电路610的扫描输出端Ijtag_si与扫描输入端Ijtag_so2。
在此将公知的ATPG系统的移位(shift)操作称为移位操作模式，以及将公知的ATPG系统的提取(capture)操作称为提取操作模式。在移位操作模式中，时钟供应电路620可以以移位时钟信号SCK作为时钟信号CK1与CK2，并将时钟信号CK1与CK2提供给测试路径630与测试路径640。基于时钟信号CK1与CK2的触发，TAP电路610的扫描输出端Ijtag_si所输出的测试向量(test pattern)可以被加载到测试路径630与640。
在提取操作模式中，时钟供应电路620可以输出时钟信号CLK1_DR作为时钟信号CK1，以及输出时钟信号CLK2_DR作为时钟信号CK2。时钟信号CK1被提供给测试路径630以及时钟信号CK2被提供给测试路径640。时钟信号CLK1_DR的相位不同于时钟信号CLK2_DR。因此在提取操作模式中，测试路径630的触发时序可以不同于测试路径640的触发时序。亦即，所述测试电路可以在ATPG系统的提取操作模式中分别提供不同的时钟信号CLK1_DR与CLK2_DR给属于不同时钟域的不同测试路径630与640，而在ATPG系统的移位操作模式中提供移位时钟信号SCK给这些测试路径。因此，所述测试电路可以使属于不同时钟域的不同测试路径630与640在提取操作模式中提取正确数据，从而避免ATPG系统的操作或是测试结果发生错误。
图7是本发明一实施例所述的时钟供应电路620的示意图。在图7所示实施例中，时钟供应电路620包括时钟产生电路621、多路选择器622、多路选择器623以及与门624。与门624的第一输入端耦接至TAP电路610以接收测试时钟Ijtag_tck。与门624的第二输入端耦接至TAP电路610以接收移位数据缓存器状态致能信号Ijtag_se。移位数据缓存器状态致能信号Ijtag_se指示符合JTAG标准(或IEEE 1149.1标准)的移位数据缓存器状态Shift-DR是否被致能。与门624的输出端耦接至多路选择器622与多路选择器623以提供移位时钟信号SCK。
时钟产生电路621耦接至TAP电路610的扫描输出端Ijtag_si与扫描输入端Ijtag_so2。时钟产生电路621可以产生相位互不相同的时钟信号CLK1_DR与时钟信号CLK2_DR。多路选择器622的第一输入端耦接至时钟产生电路621以接收时钟信号CLK1_DR。多路选择器622的第二输入端耦接至与门624的输出端以接收移位时钟信号SCK。多路选择器622在移位操作模式中可以选择将移位时钟信号SCK作为时钟信号CK1提供给测试路径630。多路选择器622在提取操作模式中可以选择将时钟信号CLK1_DR作为时钟信号CK1提供给测试路径630。多路选择器623的第一输入端耦接至时钟产生电路621以接收时钟CLK2_DR。多路选择器623的第二输入端耦接至与门624的输出端以接收移位时钟信号SCK。多路选择器623在移位操作模式中可以选择将移位时钟信号SCK作为时钟信号CK2提供给测试路径640。多路选择器623在提取操作模式中可以选择将时钟CLK2_DR作为时钟信号CK2提供给测试路径640。
在图7所示实施例中，时钟产生电路621包括切换电路SW8、寄存器(Test DataRegister)TDR1、寄存器TDR2以及寄存器TDR3。切换电路SW8的第一输入端耦接至TAP电路610的扫描输出端Ijtag_si。切换电路SW8的输出端耦接至TAP电路610的扫描输入端Ijtag_so2。寄存器TDR1的输入端耦接至TAP电路610的扫描输出端Ijtag_si。寄存器TDR1的输出端耦接至多路选择器622的第一输入端以提供时钟信号CLK1_DR。寄存器TDR2的输入端耦接至寄存器TDR1的输出端。寄存器TDR2的输出端耦接至多任务器623的第一输入端以提供时钟信号CLK2_DR。寄存器TDR3的输入端耦接至寄存器TDR2的输出端。寄存器TDR3的输出端耦接至切换电路SW8的第二输入端、多路选择器622的控制端与多路选择器623的控制端，以提供扫描致能号SCAN_en。ATPG系统可以通过TAP电路610将对应于操作状态的逻辑值写入寄存器TDR3。其中，扫描致能号SCAN_en为第一逻辑态(例如逻辑1)表示ATPG系统的移位操作模式，以及扫描致能号SCAN_en为第二逻辑态(例如逻辑0)表示ATPG系统的提取操作模式。
图8是本发明又一实施例所述的待测电路800的示意图。图8所示待测电路800包括核心电路PTN6、核心电路PTN7与核心电路PTN8，其中核心电路PTN8可以作为核心电路PTN6与核心电路PTN7的上层电路，也就是说，核心电路PTN8可以包括核心电路PTN6与核心电路PTN7。这些核心电路PTN6、PTN7与PTN8的每一个包括多个测试路径。例如，核心电路PTN6包括测试路径840与850，核心电路PTN7包括测试路径860与870，而核心电路PTN8包括测试路径880与890。图8所示核心电路PTN6、PTN7及\或PTN8以及测试路径840、850、860、870、880及\或890可以参照图5所示核心电路PTN3、PTN4及\或PTN5以及测试路径230、240、250、260、270及\或280的相关说明来类推，故不再赘述。
测试电路可以被配置在待测电路800，以便通过测试路径840～890对待测电路800进行测试。在图8所示实施例中，所述测试电路包括TAP电路810、时钟供应电路820以及路由电路830。依照设计需求，在一些实施例中，TAP电路810可以是符合JTAG标准(或IEEE1149.1标准)的公知TAP电路，或者TAP电路810也可以是其他TAP电路。在另一些实施例中，TAP电路810可以参照图2至图5所示TAP电路210的相关说明来类推，以及(或是)参照图6至图7所示TAP电路610的相关说明来类推。
时钟供应电路820耦接至TAP电路810的扫描输出端Ijtag_si与扫描输入端Ijtag_so2。在移位操作模式中，时钟供应电路820可以以移位时钟信号SCK作为时钟信号CK1与CK2，并将时钟信号CK1与CK2提供给测试路径840～890。在此假设测试路径840、860与880所属时钟域不同于测试路径850、870与890所属时钟域。在提取操作模式中，时钟供应电路820可以输出时钟信号CLK1_DR作为时钟信号CK1，以及输出时钟信号CLK2_DR作为时钟信号CK2。时钟信号CK1被提供给测试路径840、860与880以及时钟信号CK2被提供给测试路径850、870与890。时钟供应电路820可以参照图6至图7所示时钟供应电路620的相关说明来类推，故不再赘述。因此，所述测试电路可以使属于不同时钟域的不同测试路径840(860、880)与850(870、890)在提取操作模式中提取正确数据，从而避免ATPG系统的操作或是测试结果发生错误。
路由电路830耦接至TAP电路810的扫描输出端Ijtag_si与扫描输入端Ijtag_so1。路由电路830可以选择性地将待测电路800的多个测试路径840～890中的一个或多个耦接至TAP电路810，以便进行芯片老化实验、芯片系统测试以及(或是)其他测试。路由电路830可以参照图2至图5所示路由电路220的相关说明来类推，故不再赘述。因此，所述测试电路可以基于ATPG系统的测试平台的特性及\或测试需求来弹性地设定扫描链的长度。
综上所述，在一些实施例中所述测试电路可以选择性地将多个测试路径中的一个或多个耦接至TAP电路。因此，所述测试电路可以基于ATPG系统的测试平台的特性及\或需求来弹性地设定扫描链的长度。在一些实施例中，所述测试电路可以在ATPG系统的提取操作模式中提供不同的时钟信号给属于不同时钟域的不同测试路径，而在ATPG系统的移位操作模式中提供相同的时钟信号给这些测试路径。因此，所述测试电路可以使属于不同时钟域的不同测试路径在提取操作模式中提取正确数据，从而避免ATPG系统的操作或是测试结果发生错误。
虽然本发明已以实施例公开如上，然其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附权利要求书界定范围为准。

Claims (14)

1.一种电路，包括：
测试存取端口电路，包括第一扫描输入端以及扫描输出端；
路由电路，包括第一输入端与第一输出端、第二输入端与第二输出端以及第三输入端与第三输出端，该路由电路的该第一输入端与该第一输出端分别耦接该测试存取端口电路的该扫描输出端与该第一扫描输入端；
第一测试路径，包括第一端以及第二端，该第一测试路径的该第一端耦接该路由电路的该第二输入端，该第一测试路径的该第二端耦接该路由电路的该第二输出端；以及
第二测试路径，包括第一端以及第二端，该第二测试路径的该第一端耦接该路由电路的该第三输入端，该第二测试路径的该第二端耦接该路由电路的该第三输出端，
其中，该路由电路将该测试存取端口电路的该扫描输出端耦接至该测试存取端口电路的该第一扫描输入端或该第一测试路径的该第一端或该第二测试路径的该第一端。
2.如权利要求1所述的电路，其中在串接扫描模式下，该路由电路将该第一测试路径与该第二测试路径串联，该路由电路将该测试存取端口电路的该扫描输出端耦接至该第二测试路径的该第一端，以及将该测试存取端口电路的该第一扫描输入端耦接至该第一测试路径的该第二端。
3.如权利要求1所述的电路，其中在部分扫描模式下，该路由电路将该测试存取端口电路的该扫描输出端耦接该第一测试路径的该第一端，将该测试存取端口电路的该第一扫描输入端耦接该第一测试路径的该第二端，以及切断该第二测试路径与该测试存取端口电路之间的连接。
4.如权利要求1所述的电路，其中该路由电路包括：
第一切换电路，该第一切换电路包括第一输入端、第二输入端与输出端，该第一切换电路的该第一输入端或该第二输入端电性连接至该第一切换电路的该输出端；以及
第二切换电路，该第二切换电路包括第一输入端、第二输入端与输出端，该第二切换电路的该第一输入端或该第二输入端电性连接至该第二切换电路的该输出端，
其中，该第一切换电路的该第一输入端耦接该测试存取端口电路的该扫描输出端以及该第一测试路径的该第一端，该第一切换电路的该第二输入端耦接该第一测试路径的该第二端，该第一切换电路的该输出端耦接该第二测试路径的该第一端，
其中，该第二切换电路的该第一输入端耦接该第一切换电路的该输出端，该第二切换电路的该第二输入端耦接至该第二测试路径的该第二端，以及该第二切换电路的该输出端耦接该测试存取端口电路的该第一扫描输入端。
5.如权利要求1所述的电路，其中该路由电路包括：
第一切换电路，该第一切换电路包括第一输入端、第二输入端与输出端，该第一切换电路的该第一输入端或该第二输入端电性连接至该第一切换电路的该输出端；
第二切换电路，该第二切换电路包括第一输入端、第二输入端与输出端，该第二切换电路的该第一输入端或该第二输入端电性连接至该第二切换电路的该输出端；
第三切换电路，该第三切换电路包括第一输入端、第二输入端与输出端，该第三切换电路的该第一输入端或该第二输入端电性连接至该第三切换电路的该输出端；
其中，该第一切换电路的该第一输入端耦接该测试存取端口电路的该扫描输出端以及该第一测试路径的该第一端，该第一切换电路的该第二输入端耦接该第一测试路径的该第二端，该第一切换电路的该输出端耦接该第二测试路径的该第一端，
其中，该第二切换电路的该第一输入端耦接该第一切换电路的该输出端，该第二切换电路的该第二输入端耦接该第二测试路径的该第二端，该第二切换电路的该输出端耦接该第三切换电路的该第二输入端，该第三切换电路的该第一输入端耦接该测试存取端口电路的该扫描输出端，该第三切换电路的该输出端耦接该测试存取端口电路的该第一扫描输入端。
6.如权利要求5所述的电路，其中该第一切换电路、该第二切换电路、该第三切换电路的任一个为段插入位组件。
7.如权利要求1所述的电路，还包括：
时钟供应电路，在移位操作模式，该时钟供应电路提供移位时钟信号给该第一测试路径与该第二测试路径，以及在提取操作模式中，该时钟供应电路提供第一时钟信号给该第一测试路径，该时钟供应电路提供第二时钟信号给该第二测试路径。
8.如权利要求7所述的电路，其中该时钟供应电路包括：
时钟产生电路，产生相位不同的该第一时钟信号与该第二时钟信号；
第一选择器，包括第一输入端、第二输入端、控制端以及输出端，该第一选择器的该第一输入端耦接该时钟产生电路以接收该第一时钟信号，该第一选择器的该第二输入端接收该移位时钟信号，该第一选择器在该移位操作模式提供该移位时钟信号给该第一测试路径，该第一选择器在该提取操作模式提供该第一时钟信号给该第一测试路径；以及
第二选择器，包括第一输入端、第二输入端、控制端以及输出端，该第二选择器的该第一输入端耦接该时钟产生电路以接收该第二时钟信号，该第二选择器的该第二输入端接收该移位时钟信号，该第二选择器在该移位操作模式提供该移位时钟信号给该第二测试路径，该第二选择器在该提取操作模式提供该第二时钟信号给该第二测试路径。
9.如权利要求8所述的电路，其中该时钟供应电路还包括：
逻辑门，该逻辑门的耦接该第一选择器的该第二输入端以及该第二选择器的该第二输入端以提供该移位时钟信号至该第一选择器以及该第二选择器。
10.如权利要求8所述的电路，其中该时钟产生电路包括：
切换电路，包括第一输入端、第二输入端以及输出端，该切换电路的该第一输入端耦接该测试存取端口电路的该扫描输出端，该切换电路的该输出端耦接该测试存取端口电路的第二扫描输入端；
第一寄存器，包括输入端以及输出端，该第一寄存器的该输入端耦接该测试存取端口电路的该扫描输出端，该第一寄存器的该输出端耦接该第一选择器的该第一输入端以提供该第一时钟信号；
第二寄存器，包括输入端以及输出端，该第二寄存器的该输入端耦接该第一寄存器的该输出端，该第二寄存器的该输出端耦接该第二选择器的该第一输入端以提供该第二时钟信号；以及
第三寄存器，包括输入端以及输出端，该第三寄存器的该输入端耦接至该第二寄存器的该输出端，该第三寄存器的该输出端耦接该切换电路的该第二输入端、该第一选择器的该控制端以及该第二选择器的该控制端以提供扫描致能信号，其中，
当该扫描致能信号为第一逻辑态，指示该电路工作在该移位操作模式，
当该扫描致能信号为第二逻辑态，指示该电路工作在该提取操作模式。
11.一种电路的测试电路，包括：
测试存取端口电路，该测试存取端口电路的扫描输出端耦接该电路的第一测试路径的第一端，该第一测试路径的第二端耦接至该电路的第二测试路径的第一端，以及该第二测试路径的第二端耦接至该测试存取端口电路的第一扫描输入端；以及
时钟供应电路，在移位操作模式，该时钟供应电路提供移位时钟信号给该第一测试路径与该第二测试路径，以及在提取操作模式，该时钟供应电路提供第一时钟信号给该第一测试路径，提供第二时钟信号给该第二测试路径。
12.如权利要求11所述的测试电路，其中该时钟供应电路包括：
时钟产生电路，产生相位不同的该第一时钟信号与该第二时钟信号；
第一选择器，包括第一输入端、第二输入端、控制端以及输出端，该第一选择器的该第一输入端耦接该时钟产生电路以接收该第一时钟信号，该第一选择器的该第二输入端接收该移位时钟信号，该第一选择器在该移位操作模式提供该移位时钟信号给该第一测试路径，该第一选择器在该提取操作模式提供该第一时钟信号给该第一测试路径；以及
第二选择器，包括第一输入端、第二输入端、控制端以及输出端，该第二选择器的该第一输入端耦接该时钟产生电路以接收该第二时钟信号，该第二选择器的该第二输入端接收该移位时钟信号，该第二选择器在该移位操作模式提供该移位时钟信号给该第二测试路径，该第二选择器在该提取操作模式提供该第二时钟信号给该第二测试路径。
13.如权利要求12所述的测试电路，其中该时钟供应电路还包括：
逻辑门，该逻辑门的耦接该第一选择器的该第二输入端以及该第二选择器的该第二输入端以提供该移位时钟信号至该第一选择器以及该第二选择器。
14.如权利要求12所述的测试电路，其中该时钟产生电路包括：
切换电路，包括第一输入端、第二输入端以及输出端，该切换电路的该第一输入端耦接该测试存取端口电路的该扫描输出端，该切换电路的该输出端耦接该测试存取端口电路的第二扫描输入端；
第一寄存器，包括输入端以及输出端，该第一寄存器的该输入端耦接该测试存取端口电路的该扫描输出端，该第一寄存器的该输出端耦接该第一选择器的该第一输入端以提供该第一时钟信号；
第二寄存器，包括输入端以及输出端，该第二寄存器的该输入端耦接该第一寄存器的该输出端，该第二寄存器的该输出端耦接该第二选择器的该第一输入端以提供该第二时钟信号；以及
第三寄存器，包括输入端以及输出端，该第三寄存器的该输入端耦接至该第二寄存器的该输出端，该第三寄存器的该输出端耦接该切换电路的该第二输入端、该第一选择器的该控制端以及该第二选择器的该控制端以提供扫描致能信号，其中，
当该扫描致能信号为第一逻辑态，指示该电路工作在该移位操作模式，
当该扫描致能信号为第二逻辑态，指示该电路工作在该提取操作模式。
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