CN112289883A - 一种三维半导体雪崩光电探测芯片及其制备方法 - Google Patents

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Abstract

本发明属于光电探测领域，公开了一种三维半导体雪崩光电探测芯片及其制备方法。该方法包括：(a)在SOI基片上预规划掺杂区域，所述SOI基片包括由下至上依次堆叠的半导体材料衬底、绝缘层、绝缘层上半导体；(b)通过扩散或离子注入形成P型基体；(c)在P型衬底上通过扩散或离子注入在图中位置分别形成重掺杂P型区域及重掺杂N型区域；(d)在预规划的电极位置沉积金属层，刻蚀金属层形成金属电极(e)刻蚀去掉不需要的半导体材料形成隔离。本发明的半导体雪崩光电探测芯片具有三维结构，从而提高半导体雪崩光电探测芯片的吸收面积和探测效率。

Description

一种三维半导体雪崩光电探测芯片及其制备方法
技术领域
本发明属于光电探测领域，更具体地，涉及一种三维半导体雪崩光电探测芯片的制作方法。
背景技术
半导体雪崩光电探测芯片是一种在激光通信中使用的光敏元件。其基本工作原理为：在半导体材料制成的光电二极管的P-N结上加上反向偏压后，射入的光被P-N结吸收后会形成光电流，使反向偏压进一步增大超过击穿电压，则会器件内部产生“雪崩”(即光电流成倍地激增)的现象，利用载流子的雪崩倍增效应可以来放大光电信号以提高检测的灵敏度。
半导体雪崩光电探测芯片可应用在PET、激光探测、安全检测、高能物理弱光分析等众多领域，但传统半导体雪崩光电探测芯片采用平面结构，限制了其吸收面积及探测效率。
发明内容
针对现有技术的以上缺陷或改进需求，本发明提供了一种三维半导体雪崩光电探测芯片及其制备方法，其目的在于，通过将半导体表面的平面结构或多层堆叠结构加工成位于同一层内的三维结构，提高半导体雪崩光电探测芯片的吸收面积和探测效率，从而提升其灵敏度、稳定性以及工作寿命。
为实现上述目的，按照本发明的一个方面，提供了一种三维半导体雪崩光电探测芯片的制备方法，包括如下步骤：
(a)在SOI基片上预规划掺杂区域，所述SOI基片包括由下至上依次堆叠的半导体材料衬底、绝缘层、绝缘层上半导体；所述掺杂区域包括至少一对梳状区域，所述一对梳状区域包括P型梳状区和N型梳状区，所述P型梳状区和N型梳状区的梳齿一一对应连接；
(b)在绝缘层上半导体上进行多次扩散或离子注入形成P型基体；
(c)按照预规划的掺杂区域，在P型基体上通过扩散或离子注入，分别在N型梳状区和P型梳状区进行重掺杂形成重掺杂N型区域和重掺杂P型区域；其中，N型梳状区和P型梳状区中的一个完全进行重掺杂，另一个仅在梳齿以外的区域进行重掺杂；
(d)在预规划的电极位置沉积金属层，刻蚀金属层形成至少一对金属电极；所述一对金属电极分别连接N型梳状区和P型梳状区；
(e)刻蚀去掉绝缘层上半导体上非规划区域内的半导体材料形成隔离。
进一步地，所述半导体材料为硅、锗、硒化铟、石墨烯、氮化镓、硒化锌、砷化镓、碳化硅、铟镓砷、碲镉汞或铝镓砷。
进一步地，所述P型梳状区和N型梳状区的梳齿形状为矩形、锯齿形、梯形、多边形或不规则形。
进一步地，所述P型梳状区和N型梳状区的梳齿连接方式为拼接或对接。
进一步地，步骤(b)中P型基体的掺杂浓度为1×1010/cm3～1×1018/cm3，步骤(c)中重掺杂N型区域和重掺杂P型区域的重掺杂浓度大于P型基体的掺杂浓度且为1×1018/cm3～1×1022/cm3。
进一步地，所述P型梳状区和/或N型梳状区的梳齿宽度为0.1μm～50μm，深度为0.1μm～50μm。
为实现上述目的，按照本发明的另一个方面，提供了一种三维半导体雪崩光电探测芯片的制备方法，其是在前述各项制备方法的基础上，将各步骤中的N型与P型区域互换。
为实现上述目的，按照本发明的另一个方面，提供了按照如前任意一项所述的制备方法制备的三维半导体雪崩光电探测芯片。
总体而言，本发明所构思的以上技术方案与现有技术相比，能够取得下列有益效果：
1、本发明通过将传统半导体雪崩光电探测芯片表面的平面结构或多层上下堆叠的结构加工成位于同一层内的三维结构，使得半导体雪崩光电探测芯片的吸收面积增大，同时增大了载流子的扩散区域，有利于改善光电探测芯片的填充因子，从而提高探测效率，同时本结构无需制作物理保护环，简化了加工工艺。
2、本发明能够一次性制备多个PN结，并且由于无需制作物理保护环，也节约了占用面积，在简化制备工艺的同时，能够获得具有更高集成性、性能更强的半导体雪崩光电探测芯片。
附图说明
图1是按照本发明的优选实施例所构建的三维半导体雪崩光电探测芯片的制备方法的流程框图；
图2是按照本发明的优选实施例所构建的三维半导体雪崩光电探测芯片的制备方法的流程示意图；
图3是按照本发明的优选实施例所构建的三维半导体雪崩光电探测芯片的立体示意图；
图4是按照本发明的优选实施例所构建的三维半导体雪崩光电探测芯片的PN结的截面示意图；
图5是按照本发明的另一实施例所构建的三维半导体雪崩光电探测芯片的PN结的截面示意图；
图6是按照本发明的另一实施例所构建的三维半导体雪崩光电探测芯片的PN结的截面示意图。
在所有附图中，相同的附图标记用来表示相同的元件或结构，其中：
1-半导体衬底，2-二氧化硅层，3-绝缘层上半导体，4-P型基体，5-重掺杂N型区域，6、7-金属电极，8-重掺杂P型区域。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。此外，下面所描述的本发明各个实施方式中所涉及到的技术特征只要彼此之间未构成冲突就可以相互组合。
本发明采用SOI结构作为基片，SOI基片包括由下至上依次堆叠的半导体材料衬底1、绝缘层2、绝缘层上半导体3，在SOI基片的绝缘层上半导体3上制作硅雪崩光电探测芯片。
如图1～4所示，本发明优选的三维硅雪崩光电探测芯片的制备方法包括下列步骤：
(a)在SOI基片上预规划掺杂区域，所述掺杂区域包括至少一对梳状区域，所述一对梳状区域包括P型梳状区和N型梳状区，所述P型梳状区和N型梳状区的梳齿一一对应连接；梳状区域可以扩展为多对从而形成雪崩光电探测芯片阵列的集成化构造。
(b)在绝缘层上半导体(3)上进行多次扩散或离子注入形成P型基体(4)；
(c)按照预规划的掺杂区域，在P型基体(4)上通过扩散或离子注入，分别在N型梳状区和P型梳状区进行重掺杂形成重掺杂N型区域(5)和重掺杂P型区域(8)；其中，N型梳状区和P型梳状区中的一个完全进行重掺杂，另一个仅在梳齿以外的区域进行重掺杂；
(d)在预规划的电极位置沉积金属层，刻蚀金属层形成至少一对金属电极(6、7)；所述一对金属电极(6、7)分别连接N型梳状区和P型梳状区；
(e)刻蚀去掉绝缘层上半导体(3)上非规划区域内的半导体材料形成隔离。刻蚀掉非规划区域后，N型梳状区和P型梳状区分别成为N型半导体和P型半导体梳状构造，保留的P型基体(4)则作为轻掺杂的P型半导体梳齿，与重掺杂的N型半导体梳齿连接。
按照上述方法制备的半导体雪崩光电探测芯片的多个侧面均可吸收光子并且产生雪崩电流。半导体雪崩光电探测芯片的N型半导体同P型半导体交错处的截面形状可为矩形、锯齿形、梯形、多边形、不规则形。上述步骤顺序可以改变。上述步骤中，基体材料不仅仅可以采用P型半导体，也可采用N型半导体，如果基体材料是N型半导体，则将上述步骤中的所有P型半导体与N型半导体互换即可。在其他实施例中，半导体材料可以具体为硅、锗、硒化铟、石墨烯、氮化镓、硒化锌、砷化镓、碳化硅、铟镓砷、碲镉汞、铝镓砷等。如图4所示，本实施例中P型梳状区与N型梳状区的梳齿是对接连接。
在其他实施例中，如图5所示，P型梳状区与N型梳状区的梳齿还可以是错位拼接。如图6所示，仅使P型梳状区的梳齿端部与N型梳状区的梳齿局部连接，从而使两个梳齿既能连接，又能相互隔开一段距离，进而防止错位拼接情况下的边缘击穿。此外，本发明对梳齿的形状没有特殊要求，可以是矩形(如图4、5)、锯齿形、梯形、多边形或不规则形(如图6)等，仅需要改变预规划区域的形状即可，并不需要工艺上的调整。因此本发明在具有高探测效率的同时，还具备工艺简单、适用广泛的特点。
下面结合具体的实施例对本发明进行进一步的说明。
【实例1】
(a)采用SOI硅基片，即绝缘层上半导体3的材料为硅(本实施例简称为“绝缘层上硅”)，按照图4预规划掺杂区域；
(b)在绝缘层上硅上进行多次离子注入形成P型基体4，掺杂浓度为1×1016/cm3；
(c)在P型基体上通过扩散或离子注入在图4中相应位置分别形成重扩散N型硅(重掺杂N型区域5)，掺杂浓度为1×1019/cm3，重掺杂P型硅(重掺杂P型区域8)，掺杂浓度为1×1019/cm3；
(d)在预规划的电极位置沉积金属层，刻蚀金属层形成金属电极6、7；
(e)刻蚀去掉多余的硅形成隔离。
【实例2】
(a)采用SOI锗基片，即绝缘层上半导体3的材料为锗(本实施例简称为“绝缘层上锗”)，按照图5或6预规划掺杂区域；
(b)在绝缘层上锗上进行多次离子注入形成P型基体4，掺杂浓度为1×1017/cm3；
(c)在P型衬底上通过扩散或离子注入在图中位置形成重掺杂N型锗(重掺杂N型区域5)，掺杂浓度为1×1020/cm3，重掺杂P型锗(重掺杂P型区域8)，掺杂浓度为1×1020/cm3；
(d)在预规划的电极位置沉积金属层，刻蚀金属层形成金属电极6、7；
(e)刻蚀去掉多余的锗形成隔离。
【实例3】
本实例是在实例1的基础上将N型和P型区域进行了调换。
(a)采用SOI硅基片，即绝缘层上半导体3的材料为硅(本实施例简称为“绝缘层上硅”)，按照图4预规划掺杂区域；
(b)在绝缘层上硅上进行多次离子注入形成N型基体(替换了P型基体4)，掺杂浓度为1×1016/cm3；
(c)在N型衬底上通过扩散或离子注入在图中位置形成重掺杂P型硅(替换了重掺杂N型区域5)，掺杂浓度为1×1019/cm3，重掺杂N型硅(替换了重掺杂P型区域8)，掺杂浓度为1×1019/cm3；
(d)在预规划的电极位置沉积金属层，刻蚀金属层形成金属电极6、7；
(e)刻蚀去掉多余的硅形成隔离。
【实例4】
与实例3类似，本实例是在实例3的基础上将N型和P型区域进行了调换。
(a)采用SOI锗基片，即绝缘层上半导体3的材料为锗(本实施例简称为“绝缘层上锗”)，按照图5或6预规划掺杂区域；
(b)在绝缘层上锗上进行多次离子注入形成N型基体(替换了P型基体4)，掺杂浓度为1×1016/cm3；
(c)在N型衬底上通过扩散或离子注入在图中位置形成重掺杂P型锗(替换了重掺杂N型区域5)，掺杂浓度为1×1019/cm3，重掺杂N型锗(替换了重掺杂P型区域8)，掺杂浓度为1×1019/cm3；
(d)在预规划的电极位置沉积金属层，刻蚀金属层形成金属电极6、7；
(e)刻蚀去掉多余的锗形成隔离。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种三维半导体雪崩光电探测芯片的制备方法，其特征在于，包括如下步骤：
(a)在SOI基片上预规划掺杂区域，所述SOI基片包括由下至上依次堆叠的半导体材料衬底(1)、绝缘层(2)、绝缘层上半导体(3)；所述掺杂区域包括至少一对梳状区域，所述一对梳状区域包括P型梳状区和N型梳状区，所述P型梳状区和N型梳状区的梳齿一一对应连接；
(b)在绝缘层上半导体(3)上进行多次扩散或离子注入形成P型基体(4)；
(c)按照预规划的掺杂区域，在P型基体(4)上通过扩散或离子注入，分别在N型梳状区和P型梳状区进行重掺杂形成重掺杂N型区域(5)和重掺杂P型区域(8)；其中，N型梳状区和P型梳状区中的一个完全进行重掺杂，另一个仅在梳齿以外的区域进行重掺杂；
(d)在预规划的电极位置沉积金属层，刻蚀金属层形成至少一对金属电极(6、7)；所述一对金属电极(6、7)分别连接N型梳状区和P型梳状区；
(e)刻蚀去掉绝缘层上半导体(3)上非规划区域内的半导体材料形成隔离。
2.如权利要求1所述的一种三维半导体雪崩光电探测芯片的制备方法，其特征在于，所述半导体材料为硅、锗、硒化铟、石墨烯、氮化镓、硒化锌、砷化镓、碳化硅、铟镓砷、碲镉汞或铝镓砷。
3.如权利要求1或2所述的一种三维半导体雪崩光电探测芯片的制备方法，其特征在于，所述P型梳状区和N型梳状区的梳齿形状为矩形、锯齿形、梯形、多边形或不规则形。
4.如权利要求1或2所述的一种三维半导体雪崩光电探测芯片的制备方法，其特征在于，所述P型梳状区和N型梳状区的梳齿连接方式为拼接或对接。
5.如权利要求1或2所述的一种三维半导体雪崩光电探测芯片的制备方法，其特征在于，步骤(b)中P型基体(4)的掺杂浓度为1×1010/cm3～1×1018/cm3，步骤(c)中重掺杂N型区域(5)和重掺杂P型区域(8)的重掺杂浓度大于P型基体(4)的掺杂浓度且为1×1018/cm3～1×1022/cm3。
6.如权利要求1或2所述的一种三维半导体雪崩光电探测芯片的制备方法，其特征在于，所述P型梳状区和/或N型梳状区的梳齿宽度为0.1μm～50μm，深度为0.1μm～50μm。
7.如权利要求1～6任意一项所述的一种三维半导体雪崩光电探测芯片的制备方法，其特征在于，各步骤中的N型与P型区域互换。
8.如权利要求1～7任意一项所述的制备方法制备的三维半导体雪崩光电探测芯片。
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