CN112260691B - 逐次逼近寄存器型模数转换器及相关芯片及电子装置 - Google Patents

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CN112260691B CN202011421528.8A CN202011421528A CN112260691B CN 112260691 B CN112260691 B CN 112260691B CN 202011421528 A CN202011421528 A CN 202011421528A CN 112260691 B CN112260691 B CN 112260691B
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Abstract

本申请公开了一种逐次逼近寄存器型模数转换器，用来依据正参考电压与负参考电压来将模拟输入电压转换为数字信号，所述模拟输入电压包括正端输入电压及负端输入电压，当所述逐次逼近寄存器型模数转换器在操作时，依序进入采样阶段、电荷再分配阶段以及转换阶段，所述逐次逼近寄存器型模数转换器包括：最高有效位电容组；非最高有效位电容组；比较器之间；以及控制器；其中，在所述采样阶段，所述控制器：控制所述最高有效位电容组中的各电容的上极板和下极板之间的电压差为零；以及控制所述非最高有效位电容组中的各电容的上极板和下极板之间的电压差的绝对值为所述正端输入电压和所述负端输入电压之间的电压差的绝对值。

Description

逐次逼近寄存器型模数转换器及相关芯片及电子装置
技术领域
本申请涉及一种模数转换器，尤其涉及一种逐次逼近寄存器型模数转换器及相关芯片及电子装置。
背景技术
中高速、中高精度的模数转换器设计通常采用电容型逐次逼近寄存器（successive-approximation-register, SAR）架构以获得较高的能效。常见的模数转换器输入方式包括单端输入及差分输入等，其中单端输入模数转换器常用于电源电压和温度测量。在单端输入的应用中，输入共模电压会随输入信号变化，换句话说，会造成比较器的失调电压与输入信号相关，最终使模数转换的输出中的谐波失真及积分/微分非线性（integral/differential nonlinearities, INL/DNL）误差上升。
因此，如何解决上述问题，已成为本领域亟需解决的问题之一。
发明内容
本申请的目的之一在于公开一种逐次逼近寄存器型模数转换器及相关芯片及电子装置，来解决上述问题。
本申请的一实施例公开了一种逐次逼近寄存器型模数转换器，用来依据正参考电压与负参考电压来将模拟输入电压转换为数字信号，所述模拟输入电压包括正端输入电压及负端输入电压，当所述逐次逼近寄存器型模数转换器在操作时，依序进入采样阶段及电荷再分配阶段，所述逐次逼近寄存器型模数转换器包括：最高有效位电容组；非最高有效位电容组；比较器；以及控制器；其中，在所述采样阶段，所述控制器：控制所述最高有效位电容组中的各电容的上极板和下极板之间的电压差为零；以及控制所述非最高有效位电容组中的各电容的上极板和下极板之间的电压差的绝对值为所述正端输入电压和所述负端输入电压之间的电压差的绝对值；在所述电荷再分配阶段，所述控制器：控制所述最高有效位电容组和所述非最高有效位电容组中的各电容和所述模拟输入电压断开；以及控制所述最高有效位电容组和所述非最高有效位电容组中的各电容的上极板耦接至所述比较器，使所述非最高有效位电容组中的各电容在所述采样阶段累积的电荷在所述最高有效位电容组和所述非最高有效位电容组中的各电容中被重新分配所述比较器并输出第一比较结果，所述第一比较结果对应所述数字信号的最高有效位。
本申请的一实施例公开了一种芯片，包括上述的逐次逼近寄存器型模数转换器。
本申请的一实施例公开了一种电子装置，包括上述的芯片。
本申请的逐次逼近寄存器型模数转换器通过创新的采样阶段及电荷再分配阶段的设置，在单端应用时，比较器的输入共模电压不随输入信号变化，因此可避免比较器的动态失调，并改善模数转换器的线性度，且硬件的复杂度和功耗远小于一般的解决方法。
附图说明
图1为本申请的逐次逼近寄存器型模数转换器的第一实施例的示意图。
图2为图1的逐次逼近寄存器型模数转换器在采样阶段的等效示意图。
图3为图1的逐次逼近寄存器型模数转换器在电荷再分配阶段及转换阶段的等效示意图。
图4为本申请的逐次逼近寄存器型模数转换器的第二实施例的示意图。
图5为图4的逐次逼近寄存器型模数转换器在采样阶段的等效示意图。
图6为图4的逐次逼近寄存器型模数转换器在电荷再分配阶段及转换阶段的等效示意图。
具体实施方式
以下揭示内容提供了多种实施方式或例示，其能用以实现本揭示内容的不同特征。下文所述之组件与配置的具体例子系用以简化本揭示内容。当可想见，这些叙述仅为例示，其本意并非用于限制本揭示内容。举例来说，在下文的描述中，将一第一特征形成于一第二特征上或之上，可能包括某些实施例其中所述的第一与第二特征彼此直接接触；且也可能包括某些实施例其中还有额外的组件形成于上述第一与第二特征之间，而使得第一与第二特征可能没有直接接触。此外，本揭示内容可能会在多个实施例中重复使用组件符号和/或标号。此种重复使用乃是基于简洁与清楚的目的，且其本身不代表所讨论的不同实施例和/或组态之间的关系。
再者，在此处使用空间上相对的词汇，譬如「之下」、「下方」、「低于」、「之上」、「上方」及与其相似者，可能是为了方便说明图中所绘示的一组件或特征相对于另一或多个组件或特征之间的关系。这些空间上相对的词汇其本意除了图中所绘示的方位之外，还涵盖了装置在使用或操作中所处的多种不同方位。可能将所述设备放置于其他方位（如，旋转90度或处于其他方位），而这些空间上相对的描述词汇就应该做相应的解释。
虽然用以界定本申请较广范围的数值范围与参数皆是约略的数值，此处已尽可能精确地呈现具体实施例中的相关数值。然而，任何数值本质上不可避免地含有因个别测试方法所致的标准偏差。在此处，「约」通常系指实际数值在一特定数值或范围的正负10%、5%、1%或0.5%之内。或者是，「约」一词代表实际数值落在平均值的可接受标准误差之内，视本申请所属技术领域中具有通常知识者的考虑而定。当可理解，除了实验例之外，或除非另有明确的说明，此处所用的所有范围、数量、数值与百分比（例如用以描述材料用量、时间长短、温度、操作条件、数量比例及其他相似者）均经过「约」的修饰。因此，除非另有相反的说明，本说明书与附随申请专利范围所揭示的数值参数皆为约略的数值，且可视需求而更动。至少应将这些数值参数理解为所指出的有效位数与套用一般进位法所得到的数值。在此处，将数值范围表示成由一端点至另一端点或介于二端点之间；除非另有说明，此处所述的数值范围皆包括端点。
在许多应用中，常需将差分输入模数转换器配置为单端输入模数转换器使用，因此使输入共模电压随输入信号变化。这样一来，就需要限制输入信号的范围，使输入共模电压被控制在一定的范围，进而使模数转换的结果维持可接受的线性度，但却限制了使用上的弹性。为了支持更广的输入共模范围（Common mode rejection ratio, CMRR），现有的解决方案中，通常需要将比较器设计为带失调电压校准的轨到轨输入的比较器结构，从而增加了设计的复杂性并造成功耗和芯片面积的浪费。
本申请为解决上述一系列的问题，提出一种逐次逼近寄存器型模数转换器（Successive-approximation-register analog-to-digital converter, SAR ADC），用来将模拟输入电压转换为数字信号，所述模拟输入电压包括正端输入电压及负端输入电压，当所述SAR ADC在操作时，会依序进入三个阶段：即采样阶段、电荷再分配阶段以及转换阶段。在上述的采样阶段以及电荷再分配阶段中，仅需简单地控制所述SAR ADC的各电容的上下极板间的电压差，可以达到在上述转换阶段开始之前，使所述SAR ADC中的比较器的输入共模电压与所述正端输入电压及所述负端输入电压无关，且不随所述正端输入电压及所述负端输入电压改变而改变。因此即所述SAR ADC在单端输入的操作之下，也不会影响CMRR，亦不会使所述SAR ADC的输出结果的积分/微分非线性（Integral/differentialnonlinearities, INL/DNL）特性变差。且由于本申请仅需在所述三个阶段控制所述SARADC中的各电容的上下极板与各电压的连接，因此不需复杂的且耗电的电路即可达到。
图1为本申请的SAR ADC的第一实施例的示意图，具体来说，图1的SAR ADC 100的架构是采用基于共模电压（Vcm-based）的机制，因此除了正参考电压Vrp、负参考电压Vrn之外，还会额外有共模电压Vcm供应给SAR ADC 100，其中Vcm=(Vrp+Vrn)/2。SAR ADC 100用来依据正参考电压Vrp与负参考电压Vrn来将模拟输入电压转换为3比特的数字信号，即SARADC 100通过以正参考电压Vrp与负参考电压Vrn为参考电压来进行模数转换，其比特数为3。
所述模拟输入电压包括正端输入电压Vip及负端输入电压Vin。SAR ADC 100包括：最高有效位（MSB）电容组（包含正端电容CP1、负端电容CN1对应所述数字信号的最高有效位）；非最高有效位电容组（包含正端电容CP2、CP3及负端电容CN2、CN3，其中正端电容CP2及负端电容CN2对应所述数字信号的次高有效位；正端电容CP3及负端电容CN3对应所述数字信号的第三高有效位，所述第三高有效位在本实施例中为最低有效位），在本实施例中，正端电容CP1、CP2、CP3的电容值的总和为Ctot，正端电容CP1的电容值的总和为Ctot/2，正端电容CP2、CP3的电容值的总和为Ctot/2；负端电容CN1、CN2、CN3的电容值的总和亦为Ctot，负端电容CN1的电容值的总和为Ctot/2，负端电容CN2、CN3的电容值的总和为Ctot/2；比较器102；以及控制器104。在某些实施例中，SAR ADC 100的电容阵列具二进制权重，所述最高有效位电容组中的各电容（正端电容CP1、负端电容CN1）具有第一电容值，所述非最高有效位电容组中的各电容（正端电容CP2、CP3、负端电容CN2、CN3）具有第二电容值，所述第一电容值是所述第二电容值的两倍。在某些实施例中，SAR ADC 100的电容阵列具非二进制权重，则正端电容CP2、CP3的电容值可不相等；负端电容CN2、CN3的电容值可不相等。
在所述三个阶段中，控制器104可通过对开关SP1~SP12、SN1~SN12进行切换来改变所述最高有效位电容组和所述非最高有效位电容组中的各电容的上极板与下极板的电压，以将所述模拟输入电压转换为数字信号，开关SP1~SP12、SN1~SN12的连接方式可以如图1所示，但本申请的具体实现方式不限于图1的实施例，只要能达到相同的效果即可。
在所述采样阶段，SAR ADC 100中的所述最高有效位电容组中的各电容（包含正端电容CP1、负端电容CN1）在所述采样阶段并不参与采样，而只使用所述非最高有效位电容组中的各电容（包含次高有效位电容组的正端电容CP2及负端电容CN2及第三高有效位电容组的正端电容CP3及负端电容CN3）参与采样。应注意的是，若欲将SAR ADC 100变化为超过3比特，则在所述采样阶段，第三高有效位电容组以后的电容组（如第四高有效位电容组、第五高有效位电容组、...等）的控制方式和所述非最高有效位电容组的控制方式相同。
详细来说，控制器104控制所述最高有效位电容组中的各电容（包含正端电容CP1、负端电容CN1）的上极板和下极板之间的电压差皆为零；以及控制所述非最高有效位电容组中的各电容（包含正端电容CP2、CP3及负端电容CN2、CN3）的上极板和下极板之间的电压差的绝对值皆为正端输入电压Vip和负端输入电压Vin之间的电压差的绝对值。
具体来说，控制器104可以通过控制开关SP1、SP5、SP6、SP8、SP9、SP10、SP12、SN1、SN5、SN6、SN8、SN9、SN10、SN12不导通，并控制开关SP2、SP3、SP4、SP7、SP11、SN2、SN3、SN4、SN7、SN11导通，以使SAR ADC 100等效形成图2的配置。其中正端电容CP1及负端电容CN1的上极板和下极板皆耦接至共模电压Vcm；正端电容CP2、CP3的上极板皆耦接至正端输入电压Vip；正端电容CP2、CP3的下极板皆耦接至负端输入电压Vin；负端电容CN2、CN3的上极板皆耦接至负端输入电压Vin；负端电容CN2、CN3的下极板皆耦接至正端输入电压Vip。
所述采样阶段完成时，所述正端非最高有效位电容组中的各电容（包含正端电容CP2、CP3）中的电荷总和Qp为：
Qp = (Vip - Vin)*Ctot/2 （1）
所述负端非最高有效位电容组中的各电容（包含负端电容CN2、CN3）中的电荷总和Qn为：Qn = (Vin - Vip)*Ctot/2 （2）
使正端电容CP1及负端电容CN1的上极板和下极板皆耦接至共模电压Vcm的好处在于，可以使所述采样阶段时比较器102的正端（+）输入电压和负端（-）输入电压都固定在共模电压Vcm，而之后所述转换阶段结束时，比较器102的正端（+）输入电压和负端（-）输入电压也会逼近至共模电压Vcm附近，因此可提升SAR ADC 100的线性度。但本申请不以此为限，使正端电容CP1、负端电容CN1的上极板和下极板之间的电压差皆为零的实现方式可以不只是将正端电容CP1及负端电容CN1的上极板和下极板皆耦接至共模电压Vcm，例如亦可以使正端电容CP1及负端电容CN1的上极板和下极板皆耦接至正端输入电压Vip、负端输入电压Vin、正参考电压Vrp或负参考电压Vrn。
在所述电荷再分配阶段，控制器104控制所述最高有效位电容组和所述非最高有效位电容组中的各电容皆和所述模拟输入电压断开，以在没有正端输入电压Vip及负端输入电压Vin的影响下，让正端电容CP1、CP2、CP3中的电荷重新分配，及让负端电容CN1、CN2、CN3中的电荷重新分配。具体来说，所述正端非最高有效位电容组中的各电容（包含正端电容CP2、CP3）中的电荷总和Qp会在正端电容CP1、CP2、CP3中重新分配，依据电荷守恒的原则可知：
Qp = (Vcp – Vcm)*Ctot （3）
其中Vcp为比较器102的正端（+）输入电压，整理方程式（3）可得到：
Vcp = Qp/Ctot + Vcm （4）
则依据方程式（1）和方程式（4）可以得到电荷再分配完成后的比较器102的正端（+）输入电压Vcp为：
Vcp = Vcm + (Vip - Vin)/2 （5）
相似地，所述负端非最高有效位电容组中的各电容（包含负端电容CN2、CN3）中的电荷总和Qn会在负端电容CN1、CN2、CN3中重新分配，依据电荷守恒的原则可知：
Qn = (Vcn – Vcm)*Ctot （6）
其中Vcn为比较器102的负端（-）输入电压，整理方程式（6）可得到：
Vcn = Qn/Ctot + Vcm （7）
则依据方程式（2）和方程式（7）可以得到电荷再分配完成后的比较器102的负端（-）输入电压Vcn为：
Vcn = Vcm + (Vin - Vip)/2 （8）
应注意的是，若欲将SAR ADC 100变化为超过3比特，则在所述电荷再分配阶段，第三高有效位电容组以后的电容组（如第四高有效位电容组、第五高有效位电容组、...等）的控制方式和所述最高有效位电容组及所述非最高有效位电容组的控制方式相同。
详细来说，控制器104控制所述最高有效位电容组和所述非最高有效位电容组中的各电容的上极板耦接至比较器102，使所述非最高有效位电容组中的各电容在所述采样阶段累积的电荷在所述最高有效位电容组和所述非最高有效位电容组中的各电容中被重新分配。且重新分配完成后，比较器102的正输入端（+）的电压为Vcm+(Vip-Vin)/2；比较器102的负输入端（-）的电压为Vcm-(Vip-Vin)/2。也就是说，在接下来的所述转换阶段，比较器102的输入共模电压固定在Vcm，不受正端输入电压Vip及负端输入电压Vin的影响。理论上，输入差分信号Vip-Vin的范围可为Vrn-Vrp到Vrp-Vrn，在此范围内SAR ADC 100都不会饱和，因此可实现轨到轨的特性，且无需额外的机制来动态地校准失调电压。
具体来说，控制器104可以通过控制开关SP2、SP3、SP5、SP6、SP7、SP9、SP10、SP11、SN2、SN3、SN5、SN6、SN7、SN9、SN10、SN11不导通，并控制开关SP1、SP4、SP8、SP12、SN1、SN4、SN8、SN12导通，以使SAR ADC 100等效形成图3中(a)的配置。其中正端电容CP1、CP2、CP3及负端电容CN1、CN2、CN3的下极板皆耦接至共模电压Vcm；正端电容CP1、CP2、CP3的上极板皆耦接至比较器102的正输入端（+）；负端电容CN1、CN2、CN3的上极板皆耦接至比较器102的负输入端（-）。
在所述电荷再分配阶段完成后，比较器102针对正输入端（+）电压Vcm+(Vip-Vin)/2及负输入端（-）电压Vcm-(Vip-Vin)/2会产生对应的输出Vout，SAR ADC 100会在接下来的所述转换阶段，首先将此输出作为SAR ADC 100的第一比较结果以代表SAR ADC 100转换出的所述数字信号的最高有效位。控制器104依据所述第一比较结果的值的正负号选择性地改变所述最高有效位电容组和所述非最高有效位电容组中的至少部分电容的下极板的电压，使比较器102对应地产生第二比较结果，所述第二比较结果对应所述数字信号的次高有效位；依此类推，控制器104再依据所述第二比较结果的值的正负号选择性地改变所述最高有效位电容组和所述非最高有效位电容组中的至少部分电容的下极板的电压，使比较器102对应地产生第三比较结果，所述第三比较结果对应所述数字信号的第三高有效位。
详细来说，当所述第一比较结果大于零，控制器104控制所述最高有效位电容组中的正端电容CP1的下极板由耦接至共模电压Vcm改为耦接至负参考电压Vrn，并控制所述最高有效位电容组中的负端电容CN1的下极板由耦接至共模电压Vcm改为耦接至正参考电压Vrp，SAR ADC 100的其余部分耦接方式保持和所述电荷再分配阶段相同，以产生所述第二比较结果。具体来说，控制器104可以通过控制开关SP2、SP3、SP4、SP5、SP7、SP9、SP10、SP11、SN2、SN3、SN4、SN6、SN7、SN9、SN10、SN11不导通，并控制开关SP1、SP6、SP8、SP12、SN1、SN5、SN8、SN12导通，以使SAR ADC 100等效形成图3中(b)的配置。
反之，当所述第一比较结果小于零，控制器104控制所述最高有效位电容组中的正端电容CP1的下极板由耦接至共模电压Vcm改为耦接至正参考电压Vrp，并控制所述最高有效位电容组中的负端电容CN1的下极板由耦接至共模电压Vcm改为耦接至负参考电压Vrn，SAR ADC 100的其余部分耦接方式保持和所述电荷再分配阶段相同，以产生所述所述第二比较结果。具体来说，控制器104可以通过控制开关SP2、SP3、SP4、SP6、SP7、SP9、SP10、SP11、SN2、SN3、SN4、SN5、SN7、SN9、SN10、SN11不导通，并控制开关SP1、SP5、SP8、SP12、SN1、SN6、SN8、SN12导通，以使SAR ADC 100等效形成图3中(c)的配置。
当所述第一比较结果大于零且所述第二比较结果大于零，控制器104控制所述非最高有效位电容组中的正端电容CP2的下极板由耦接至共模电压Vcm改为耦接至负参考电压Vrn，并控制所述非最高有效位电容组中的负端电容CN2的下极板由耦接至共模电压Vcm改为耦接至正参考电压Vrp，以产生所述第三比较结果。具体来说，控制器104可以通过控制开关SP2、SP3、SP4、SP5、SP7、SP8、SP9、SP11、SN2、SN3、SN4、SN6、SN7、SN8、SN10、SN11不导通，并控制开关SP1、SP6、SP10、SP12、SN1、SN5、SN9、SN12导通，以使SAR ADC 100等效形成图3中(d)的配置。
当所述第一比较结果大于零且所述第二比较结果小于零，控制器104控制所述非最高有效位电容组中的正端电容CP2的下极板由耦接至共模电压Vcm改为耦接至正参考电压Vrp，并控制所述非最高有效位电容组中的负端电容CN2的下极板由耦接至共模电压Vcm改为耦接至负参考电压Vrn，以产生所述第三比较结果。具体来说，控制器104可以通过控制开关SP2、SP3、SP4、SP5、SP7、SP8、SP10、SP11、SN2、SN3、SN4、SN6、SN7、SN8、SN9、SN11不导通，并控制开关SP1、SP6、SP9、SP12、SN1、SN5、SN10、SN12导通，以使SAR ADC 100等效形成图3中(e)的配置。
当所述第一比较结果小于零且所述第二比较结果大于零，控制器104控制所述非最高有效位电容组中的正端电容CP2的下极板由耦接至共模电压Vcm改为耦接至负参考电压Vrn，并控制所述非最高有效位电容组中的负端电容CN2的下极板由耦接至共模电压Vcm改为耦接至正参考电压Vrp，以产生所述第三比较结果。具体来说，控制器104可以通过控制开关SP2、SP3、SP4、SP6、SP7、SP8、SP9、SP11、SN2、SN3、SN4、SN5、SN7、SN8、SN10、SN11不导通，并控制开关SP1、SP5、SP10、SP12、SN1、SN6、SN9、SN12导通，以使SAR ADC 100等效形成图3中(f)的配置。
当所述第一比较结果小于零且所述第二比较结果小于零，控制器104控制所述非最高有效位电容组中的正端电容CP2的下极板由耦接至共模电压Vcm改为耦接至正参考电压Vrp，并控制所述非最高有效位电容组中的负端电容CN2的下极板由耦接至共模电压Vcm改为耦接至负参考电压Vrn，以产生所述第三比较结果。具体来说，控制器104可以通过控制开关SP2、SP3、SP4、SP6、SP7、SP8、SP10、SP11、SN2、SN3、SN4、SN5、SN7、SN8、SN9、SN11不导通，并控制开关SP1、SP5、SP9、SP12、SN1、SN6、SN10、SN12导通，以使SAR ADC 100等效形成图3中(g)的配置。
图3中(b)至图3中(g)可类推适用于SAR ADC 100超过3比特时进行所述转换阶段的配置。
在某些实施例中，可以通过拓展电容阵列将SAR ADC 100变化为超过3比特，只要符合最高有效位电容组中各电容的电容值的总和和非最高有效位电容组中各电容的电容值的总和相等即可。例如N比特的SAR ADC，其中N可以大于3，假设N比特的SAR ADC中最高有效位电容组和非最高有效位电容组中各电容的电容值的总和为2N-1个单位电容的电容值，则最高有效位电容组中各电容的电容值的总和为2N-2个单位电容的电容值，为总电容值的二分之一，也就是说，非最高有效位电容组中各电容的电容值的总和亦为2N-2个单位电容的电容值。以上仅为表达比例关系，本申请的单位电容的电容值可依需求调整。
在某些实施例中，可将SAR ADC 100变化为1比特，具体来说，1比特的情况下，仅需保留SAR ADC 100的正端电容CP1和正端电容CP2及负端电容CN1和负端电容CN2，且正端电容CP1、正端电容CP2、负端电容CN1和负端电容CN2都具有相同的电容值。在此为方便说明，将正端电容CP1和负端电容CN1归类为所述最高有效位电容组；以及将正端电容CP2及负端电容CN2归类为所述非最高有效位电容组。
和SAR ADC 100相同，1比特的SAR ADC在所述采样阶段，正端电容CP1、负端电容CN1并不参与采样，而只使用正端电容CP2及负端电容CN2参与采样。其中正端电容CP1及负端电容CN1的上极板和下极板皆耦接至共模电压Vcm；正端电容CP2的上极板耦接至正端输入电压Vip；正端电容CP2的下极板耦接至负端输入电压Vin；负端电容CN2的上极板耦接至负端输入电压Vin；负端电容CN2的下极板耦接至正端输入电压Vip。
和SAR ADC 100相同，1比特的SAR ADC在所述电荷再分配阶段，所述最高有效位电容组和所述非最高有效位电容组中的各电容皆和所述模拟输入电压断开，以在没有正端输入电压Vip及负端输入电压Vin的影响下，让正端电容CP1、CP2中的电荷重新分配，及让负端电容CN1、CN2中的电荷重新分配，其结果和方程式（5）和方程式（8）相同。
在所述电荷再分配阶段完成后，比较器102针对正输入端（+）电压Vcm+(Vip-Vin)/2及负输入端（-）电压Vcm-(Vip-Vin)/2会产生第一比较结果，即可作为1比特SAR ADC的输出。也就是说，和SAR ADC 100不同的是，1比特的SAR ADC并不需要进行所述转换阶段。
在某些实施例中，还可将SAR ADC 100变化为2比特，具体来说，2比特的SAR ADC的电容阵列配置和1比特的SAR ADC相同，所述采样阶段和所述电荷再分配阶段也和1比特相同，差别仅在于2比特的SAR ADC需额外再进行一次所述转换阶段以产生第二比较结果，简而言之，2比特的SAR ADC产生第二比较结果的方式和SAR ADC 100产生第二比较结果的方式相同。即当所述第一比较结果大于零，所述最高有效位电容组中的正端电容CP1的下极板由耦接至共模电压Vcm改为耦接至负参考电压Vrn，并控制所述最高有效位电容组中的负端电容CN1的下极板由耦接至共模电压Vcm改为耦接至正参考电压Vrp，非最高有效位电容组中的正端电容CP2及负端电容CN2的耦接方式则保持和所述电荷再分配阶段相同，以产生所述第二比较结果。
1比特和2比特的SAR ADC的开关的配置，则可经由上述的说明，对应地修改图1的开关配置，只要能实现上述的操作原则即可。
图4为本申请的SAR ADC的第二实施例的示意图，具体来说，图4的SAR ADC 400的架构是采用set-and-down的机制，仅有正参考电压Vrp及负参考电压Vrn供应给SAR ADC400。SAR ADC 400用来将模拟输入电压转换为3比特的数字信号，但本申请不以此为限，依据本申请以下的说明，可以通过拓展电容阵列将SAR ADC 400变化为超过或小于3比特，拓展电容阵列的规则可参考以上关于SAR ADC 100的叙述。所述模拟输入电压包括正端输入电压Vip及负端输入电压Vin。SAR ADC 400包括：最高有效位（MSB）电容组（包含正端电容CP1、CP2及负端电容CN1、CN2对应所述数字信号的最高有效位）；非最高有效位电容组（包含正端电容CP3、CP4、CP5、CP6及负端电容CN3、CN4、CN5、CN6，其中正端电容CP3、CP4及负端电容CN3、CN4对应所述数字信号的次高有效位；正端电容CP5、CP6及负端电容CN5、CN6对应所述数字信号的第三高有效位，所述第三高有效位在本实施例中为最低有效位），在本实施例中，正端电容CP1、CP2、CP3、CP4、CP5、CP6的电容值的总和为Ctot，正端电容CP1、CP2的电容值的总和为Ctot/2，正端电容CP3、CP4、CP5、CP6的电容值的总和为Ctot/2；负端电容CN1、CN2、CN3、CN4、CN5、CN6的电容值的总和亦为Ctot，负端电容CN1、CN2的电容值的总和为Ctot/2，负端电容CN3、CN4、CN5、CN6的电容值的总和为Ctot/2；比较器402；以及控制器404。在某些实施例中，SAR ADC 400的电容阵列具二进制权重，因此所述最高有效位电容组中的各电容（正端电容CP1、CP2、负端电容CN1、CN2）具有第一电容值，所述非最高有效位电容组中的各电容（正端电容CP3、CP4、CP5、CP6及负端电容CN3、CN4、CN5、CN6）具有第二电容值，所述第一电容值是所述第二电容值的两倍。在某些实施例中，SAR ADC 400的电容阵列具非二进制权重，则正端电容CP3、CP4、CP5、CP6的电容值可不相等；负端电容CN3、CN4、CN5、CN6的电容值可不相等。
在所述三个阶段中，控制器404可通过对开关SP1~SP19、SN1~SN19进行切换来改变所述最高有效位电容组和所述非最高有效位电容组中的各电容的上极板与下极板的电压，以将所述模拟输入电压转换为数字信号，开关SP1~SP19、SN1~SN19的连接方式可以如图4所示，但本申请的具体实现方式不限于图4的实施例，只要能达到相同的效果即可。
在所述采样阶段，SAR ADC 400中的所述最高有效位电容组中的各电容（包含正端电容CP1、CP2负端电容CN1、CN2）在所述采样阶段并不参与采样，而只使用所述非最高有效位电容组中的各电容（包含次高有效位电容组的正端电容CP3、CP4及负端电容CN3、CN4及第三高有效位电容组的正端电容CP5、CP6及负端电容CN5、CN6）参与采样。应注意的是，若欲将SAR ADC 400变化为超过3比特，则在所述采样阶段，第三高有效位电容组以后的电容组（如第四高有效位电容组、第五高有效位电容组、...等）的控制方式和所述非最高有效位电容组的控制方式相同。
详细来说，控制器404控制所述最高有效位电容组中的各电容（包含正端电容CP1、CP2负端电容CN1、CN2）的上极板和下极板之间的电压差皆为零；以及控制所述非最高有效位电容组中的各电容（包含正端电容CP3、CP4、CP5、CP6及负端电容CN3、CN4、CN5、CN6）的上极板和下极板之间的电压差的绝对值皆为正端输入电压Vip和负端输入电压Vin之间的电压差的绝对值。
具体来说，控制器404可以通过控制开关SP1、SP2、SP8、SP9、SP12、SP13、SP14、SP15、SP18、SP19、SN1、SN2、SN8、SN9、SN12、SN13、SN14、SN15、SN18、SN19不导通，并控制开关SP3、SP4、SP5、SP6、SP7、SP10、SP11、SP16、SP17、SN3、SN4、SN5、SN6、SN7、SN10、SN11、SN16、SN17导通，以使SAR ADC 400等效形成图5的配置。其中正端电容CP1及负端电容CN1的上极板和下极板皆耦接至正参考电压Vrp；正端电容CP2及负端电容CN2的上极板和下极板皆耦接至负参考电压Vrn；正端电容CP3、CP4、CP5、CP6的上极板皆耦接至正端输入电压Vip；正端电容CP3、CP4、CP5、CP6的下极板皆耦接至负端输入电压Vin；负端电容CN3、CN4、CN5、CN6的上极板皆耦接至负端输入电压Vin；负端电容CN3、CN4、CN5、CN6的下极板皆耦接至正端输入电压Vip。
所述采样阶段完成时，图5的所述正端非最高有效位电容组中的各电容（包含正端电容CP3、CP4、CP5、CP6）中的电荷总和Qp为：
Qp = (Vip - Vin)*Ctot/2 （9）
图5的所述负端非最高有效位电容组中的各电容（包含负端电容CN3、CN4、CN5、CN6）中的电荷总和Qn为：
Qn = (Vin - Vip)*Ctot/2 （10）
使正端电容CP1及负端电容CN1的上极板和下极板皆耦接至正参考电压Vrp，及使正端电容CP2及负端电容CN2的上极板和下极板皆耦接至负参考电压Vrn的好处在于，这样的配置可以沿用至所述电荷再分配阶段，即从所述采样阶段进入至所述电荷再分配阶段时，不需再额外的改变正端电容CP1、正端电容CP2、负端电容CN1及负端电容CN2的下极板配置的电压。但本申请不以此为限，使正端电容CP1、CP2负端电容CN1、CN2的上极板和下极板之间的电压差皆为零的实现方式可以不只是如图5所示，例如亦可以使正端电容CP1及负端电容CN1的上极板和下极板皆耦接至正端输入电压Vip、负端输入电压Vin或负参考电压Vrn，或使正端电容CP2及负端电容CN2的上极板和下极板皆耦接至正端输入电压Vip、负端输入电压Vin或正参考电压Vrp。
在所述电荷再分配阶段，控制器404控制所述最高有效位电容组和所述非最高有效位电容组中的各电容皆和所述模拟输入电压断开，以在没有正端输入电压Vip及负端输入电压Vin的影响下，让正端电容CP1、CP2、CP3、CP4、CP5、CP6中的电荷重新分配，及让负端电容CN1、CN2、CN3、CN4、CN5、CN6中的电荷重新分配。
具体来说，图6中(a)的所述正端非最高有效位电容组中的各电容（包含正端电容CP3、CP4、CP5、CP6）中的电荷总和Qp会在正端电容CP1、CP2、CP3、CP4、CP5、CP6中重新分配，依据电荷守恒的原则可知：
Qp =（Vcp – Vrp）*Ctot/2 +（Vcp – Vrn）*Ctot/2 = Vcp*Ctot – Vrp*Ctot/2 –Vrn*Ctot/2 （11）
其中Vcp为比较器402的正端（+）输入电压，整理方程式（11）可得到：
Vcp = Qp/Ctot + (Vrp + Vrn)/2 = Vcm + Qp/Ctot （12）
则依据方程式（9）和方程式（12）可以得到电荷再分配完成后的比较器102的正端（+）输入电压Vcp为：
Vcp = Vcm + (Vip - Vin)/2 （13）
其中Vcm=(Vrp+Vrn)/2，相似地，所述负端非最高有效位电容组中的各电容（包含负端电容CN3、CN4、CN5、CN6）中的电荷总和Qn会在负端电容CN1、CN2、CN3、CN4、CN5、CN6中重新分配，依据电荷守恒的原则可知：
Qn =（Vcn – Vrp）*Ctot/2 +（Vcn – Vrn）*Ctot/2 = Vcn*Ctot – Vrn*Ctot/2 –Vrp*Ctot/2 （14）
其中Vcn为比较器102的负端（-）输入电压，整理方程式（14）可得到：
Vcn = Qn/Ctot + (Vrp + Vrn)/2 = Vcm + Qn/Ctot （15）
则依据方程式（10）和方程式（15）可以得到电荷再分配完成后的比较器102的负端（-）输入电压Vcn为：
Vcp = Vcm + (Vin - Vip)/2 （16）
应注意的是，若欲将SAR ADC 400变化为超过3比特，则在所述电荷再分配阶段，第三高有效位电容组以后的电容组（如第四高有效位电容组、第五高有效位电容组、...等）的控制方式和所述最高有效位电容组及所述非最高有效位电容组的控制方式相同。
详细来说，控制器404控制所述最高有效位电容组和所述非最高有效位电容组中的各电容的上极板耦接至比较器402，使所述非最高有效位电容组中的各电容在所述采样阶段累积的电荷在所述最高有效位电容组和所述非最高有效位电容组中的各电容中被重新分配。且重新分配完成后，比较器402的正输入端（+）的电压为(Vrp+Vrn)/2+(Vip-Vin)/2；比较器402的负输入端（-）的电压为(Vrp+Vrn)/2-(Vip-Vin)/2。也就是说，比较器402的输入共模电压固定在(Vrp+Vrn)/2，不受正端输入电压Vip及负端输入电压Vin的影响。
具体来说，控制器404可以通过控制开关SP3、SP4、SP5、SP8、SP9、SP10、SP11、SP14、SP15、SP16、SP17、SN3、SN4、SN5、SN8、SN9、SN10、SN11、SN14、SN15、SN16、SN17不导通，并控制开关SP1、SP2、SP6、SP7、SP12、SP13、SP18、SP19、SN1、SN2、SN6、SN7、SN12、SN13、SN18、SN19导通，以使SAR ADC 400等效形成图6中(a)的配置。其中正端电容CP1、CP3、CP5及负端电容CN1、CN3、CN5的下极板皆耦接至正参考电压Vrp；正端电容CP2、CP4、CP6及负端电容CN2、CN4、CN6的下极板皆耦接至负参考电压Vrn；正端电容CP1、CP2、CP3、CP4、CP5、CP6的上极板皆耦接至比较器402的正输入端（+）；负端电容CN1、CN2、CN3、CN4、CN5、CN6的上极板皆耦接至比较器402的负输入端（-）。
在所述电荷再分配阶段完成后，比较器402针对正输入端（+）电压(Vrp+Vrn)/2+(Vip-Vin)/2及负输入端（-）电压(Vrp+Vrn)/2-(Vip-Vin)/2会产生对应的输出Vout，SARADC 400会在接下来的所述转换阶段，首先将此输出作为SAR ADC 400的第一比较结果以代表SAR ADC 400转换出的所述数字信号的最高有效位。控制器404依据所述第一比较结果的值的正负号选择性地改变所述最高有效位电容组和所述非最高有效位电容组中的至少部分电容的下极板的电压，使比较器402对应地产生第二比较结果，所述第二比较结果对应所述数字信号的次高有效位；依此类推，控制器404再依据所述第二比较结果的值的正负号选择性地改变所述最高有效位电容组和所述非最高有效位电容组中的至少部分电容的下极板的电压，使比较器402对应地产生第三比较结果，所述第三比较结果对应所述数字信号的第三高有效位。
详细来说，当所述第一比较结果大于零，控制器404控制所述最高有效位电容组中的正端电容CP1的下极板由耦接至正参考电压Vrp改为耦接至负参考电压Vrn，并控制所述最高有效位电容组中的负端电容CN2的下极板由耦接至负参考电压Vrn改为耦接至正参考电压Vrp，SAR ADC 400的其余部分耦接方式保持和所述电荷再分配阶段相同，以产生所述第二比较结果。具体来说，控制器404可以通过控制开关SP3、SP4、SP5、SP6、SP9、SP10、SP11、SP14、SP15、SP16、SP17及SN3、SN4、SN5、SN7、SN8、SN10、SN11、SN14、SN15、SN16、SN17不导通，并控制开关SP1、SP2、SP7、SP8、SP12、SP13、SP18、SP19及SN1、SN2、SN6、SN9、SN12、SN13、SP18、SP19导通，以使SAR ADC 400等效形成图6中(b)的配置。
反之，当所述第一比较结果小于零，控制器404控制所述最高有效位电容组中的正端电容CP2的下极板由耦接至负参考电压Vrn改为耦接至正参考电压Vrp，并控制所述最高有效位电容组中的负端电容CN1的下极板由耦接至正参考电压Vrp改为耦接至负参考电压Vrn，SAR ADC 400的其余部分耦接方式保持和所述电荷再分配阶段相同，以产生所述第二比较结果。具体来说，控制器404可以通过控制开关SP3、SP4、SP5、SP7、SP8、SP10、SP11、SP14、SP15、SP16、SP17及SN3、SN4、SN5、SN6、SN9、SN10、SN11、SN14、SN15、SN16、SN17不导通，并控制开关 SP1、SP2、SP6、SP9、SP12、SP13、SP18、SP19及SN1、SN2、SN7、SN8、SN12、SN13、SP18、SP19导通，以使SAR ADC 400等效形成图6中(c)的配置。
当所述第一比较结果大于零且所述第二比较结果大于零，控制器404控制所述非最高有效位电容组中的正端电容CP3的下极板由耦接至正参考电压Vrp改为耦接至负参考电压Vrn，并控制所述非最高有效位电容组中的负端电容CN4的下极板由耦接至负参考电压Vrn改为耦接至正参考电压Vrp，以产生所述第三比较结果。具体来说，控制器404可以通过控制开关SP3、SP4、SP5、SP6、SP9、SP10、SP11、SP12、SP15、SP16、SP17及SN3、SN4、SN5、SN7、SN8、SN10、SN11、SN13、SN14、SN16、SN17不导通，并控制开关SP1、SP2、SP7、SP8、SP13、SP14、SP18、SP19及SN1、SN2、SN6、SN9、SN12、SN15、SP18、SP19导通，以使SAR ADC 400等效形成图6中(d)的配置。
当所述第一比较结果大于零且所述第二比较结果小于零，控制器404控制所述非最高有效位电容组中的正端电容CP4的下极板由耦接至负参考电压Vrn改为耦接至正参考电压Vrp，并控制所述非最高有效位电容组中的负端电容CN3的下极板由耦接至正参考电压Vrp改为耦接至负参考电压Vrn，以产生所述第三比较结果。具体来说，控制器404可以通过控制开关SP3、SP4、SP5、SP6、SP9、SP10、SP11、SP13、SP14、SP16、SP17及SN3、SN4、SN5、SN7、SN8、SN10、SN11、SN12、SN15、SN16、SN17不导通，并控制开关SP1、SP2、SP7、SP8、SP12、SP15、SP18、SP19及SN1、SN2、SN6、SN9、SN13、SN14、SP18、SP19，以使SAR ADC 400等效形成图6中(e)的配置。
当所述第一比较结果小于零且所述第二比较结果大于零，控制器404控制所述非最高有效位电容组中的正端电容CP3的下极板由耦接至正参考电压Vrp改为耦接至负参考电压Vrn，并控制所述非最高有效位电容组中的负端电容CN4的下极板由耦接至负参考电压Vrn改为耦接至正参考电压Vrp，以产生所述第三比较结果。具体来说，控制器404可以通过控制开关SP3、SP4、SP5、SP7、SP8、SP10、SP11、SP12、SP15、SP16、SP17及SN3、SN4、SN5、SN6、SN9、SN10、SN11、SN13、SN14、SN16、SN17不导通，并控制开关SP1、SP2、SP6、SP9、SP13、SP14、SP18、SP19及SN1、SN2、SN7、SN8、SN12、SN15、SP18、SP19导通，以使SAR ADC 400等效形成图6中(f)的配置。
当所述第一比较结果小于零且所述第二比较结果小于零，控制器404控制所述非最高有效位电容组中的正端电容CP4的下极板由耦接至负参考电压Vrn改为耦接至正参考电压Vrp，并控制所述非最高有效位电容组中的负端电容CN3的下极板由耦接至正参考电压Vrp改为耦接至负参考电压Vrn，以产生所述第三比较结果。具体来说，控制器404可以通过控制开关SP3、SP4、SP5、SP7、SP8、SP10、SP11、SP13、SP14、SP16、SP17及SN3、SN4、SN5、SN6、SN9、SN10、SN11、SN12、SN15、SN16、SN17不导通，并控制开关SP1、SP2、SP6、SP9、SP12、SP15、SP18、SP19及SN1、SN2、SN7、SN8、SN13、SN14、SP18、SP19导通，以使SAR ADC 400等效形成图6中(g)的配置。
图6中(b)至图6中(g)可类推适用于SAR ADC 400超过3比特时进行所述转换阶段的配置。
本申请还提供了一种芯片，其包括SAR ADC 100/400。本申请还提供了一种电子装置，包括SAR ADC 100/400或所述芯片。
上文的叙述简要地提出了本申请某些实施例之特征，而使得本申请所属技术领域具有通常知识者能够更全面地理解本揭示内容的多种态样。本申请所属技术领域具有通常知识者当可明了，其可轻易地利用本揭示内容作为基础，来设计或更动其他工艺与结构，以实现与此处所述之实施方式相同的目的和/或达到相同的优点。本申请所属技术领域具有通常知识者应当明白，这些均等的实施方式仍属于本揭示内容之精神与范围，且其可进行各种变更、替代与更动，而不会悖离本揭示内容之精神与范围。

Claims (17)

1.一种逐次逼近寄存器型模数转换器，用来依据正参考电压与负参考电压来将模拟输入电压转换为数字信号，所述模拟输入电压包括正端输入电压及负端输入电压，其特征在于，当所述逐次逼近寄存器型模数转换器在操作时，依序进入采样阶段及电荷再分配阶段，所述逐次逼近寄存器型模数转换器包括：
最高有效位电容组；
非最高有效位电容组；
比较器；以及
控制器；
其中，
在所述采样阶段，所述控制器：
控制所述最高有效位电容组中的各电容的上极板和下极板之间的电压差为零；以及
控制所述非最高有效位电容组中的各电容的上极板和下极板之间的电压差的绝对值为所述正端输入电压和所述负端输入电压之间的电压差的绝对值；
在所述电荷再分配阶段，所述控制器：
控制所述最高有效位电容组和所述非最高有效位电容组中的各电容和所述模拟输入电压断开；以及
控制所述最高有效位电容组和所述非最高有效位电容组中的各电容的上极板耦接至所述比较器，使所述非最高有效位电容组中的各电容在所述采样阶段累积的电荷在所述最高有效位电容组和所述非最高有效位电容组中的各电容中被重新分配，所述比较器输出第一比较结果，所述第一比较结果对应所述数字信号的最高有效位。
2.如权利要求1所述的逐次逼近寄存器型模数转换器，其特征在于，在所述电荷再分配阶段，所述控制器使所述非最高有效位电容组中的各电容在所述采样阶段累积的电荷在所述最高有效位电容组和所述非最高有效位电容组中的各电容中被重新分配，使所述比较器的正输入端的电压为共模电压+(所述正端输入电压-所述负端输入电压)/2，以及使所述比较器的负输入端的电压为所述共模电压-(所述正端输入电压-所述负端输入电压)/2，其中所述共模电压为(所述正参考电压+所述负参考电压)/2。
3.如权利要求1所述的逐次逼近寄存器型模数转换器，其特征在于，当所述逐次逼近寄存器型模数转换器在操作时，还进入转换阶段，在所述转换阶段，所述控制器依据所述第一比较结果，选择性地改变所述最高有效位电容组和所述非最高有效位电容组中的至少部分电容的下极板的电压，使所述比较器对应地产生第二比较结果，所述第二比较结果对应所述数字信号的次高有效位。
4.如权利要求3所述的逐次逼近寄存器型模数转换器，其特征在于，所述最高有效位电容组的总电容值和所述非最高有效位电容组的总电容值相等，所述最高有效位电容组包括第一正端电容与第一负端电容，所述非最高有效位电容组包括第二正端电容、第三正端电容、第二负端电容与第三负端电容，其中在所述采样阶段，所述控制器：
控制所述第二正端电容及所述第三正端电容的上极板耦接至所述正端输入电压；
控制所述第二正端电容及所述第三正端电容的下极板耦接至所述负端输入电压；
控制所述第二负端电容及所述第三负端电容的上极板耦接至所述负端输入电压；以及
控制所述第二负端电容及所述第三负端电容的下极板耦接至所述正端输入电压。
5.如权利要求4所述的逐次逼近寄存器型模数转换器，其特征在于，所述第一正端电容与所述第一负端电容皆具有第一电容值，所述第二正端电容、所述第二负端电容、所述第三正端电容及所述第三负端电容皆具有第二电容值，所述第一电容值是所述第二电容值的两倍。
6.如权利要求4所述的逐次逼近寄存器型模数转换器，其特征在于，其中在所述采样阶段，所述控制器：
控制所述第一正端电容及所述第一负端电容的上极板与下极板皆耦接至共模电压。
7.如权利要求4所述的逐次逼近寄存器型模数转换器，其特征在于，其中在所述电荷再分配阶段，所述控制器：
控制所述第一正端电容、所述第二正端电容及所述第三正端电容的上极板耦接至所述比较器的正输入端；
控制所述第一正端电容、所述第二正端电容及所述第三正端电容的下极板耦接至共模电压；
控制所述第一负端电容、所述第二负端电容及所述第三负端电容的上极板耦接至所述比较器的负输入端；以及
控制所述第一负端电容、所述第二负端电容及所述第三负端电容的下极板耦接至共模电压。
8.如权利要求7所述的逐次逼近寄存器型模数转换器，其特征在于，其中在所述转换阶段，所述控制器：
控制所述第一正端电容的下极板耦接至所述负参考电压，以及所述第一负端电容的下极板耦接至所述正参考电压以响应所述第一比较结果为正，并据以产生所述第二比较结果；以及
控制所述第一正端电容的下极板耦接至所述正参考电压，以及所述第一负端电容的下极板耦接至所述负参考电压以响应所述第一比较结果为负，并据以产生所述第二比较结果。
9.如权利要求8所述的逐次逼近寄存器型模数转换器，其特征在于，其中在所述转换阶段，所述控制器：
控制所述第二正端电容的下极板耦接至所述负参考电压，以及所述第二负端电容的下极板耦接至所述正参考电压以响应所述第二比较结果为正，并据以产生第三比较结果；以及
控制所述第二正端电容的下极板耦接至所述正参考电压，以及所述第二负端电容的下极板耦接至所述负参考电压以响应所述第二比较结果为负，并据以产生所述第三比较结果。
10.如权利要求3所述的逐次逼近寄存器型模数转换器，其特征在于，所述最高有效位电容组的总电容值和所述非最高有效位电容组的总电容值相等，所述最高有效位电容组包括第一正端电容、第二正端电容、第一负端电容与第二负端电容，所述非最高有效位电容组包括第三正端电容、第四正端电容、第五正端电容、第六正端电容、第三负端电容、第四负端电容、第五负端电容及第六负端电容，其中在所述采样阶段，所述控制器：
控制所述第三正端电容、所述第四正端电容、所述第五正端电容与所述第六正端电容的上极板耦接至所述正端输入电压；
控制所述第三正端电容、所述第四正端电容、所述第五正端电容与所述第六正端电容的下极板耦接至所述负端输入电压；
控制所述第三负端电容、所述第四负端电容、所述第五负端电容及所述第六负端电容的上极板耦接至所述负端输入电压；以及
控制所述第三负端电容、所述第四负端电容、所述第五负端电容及所述第六负端电容的下极板耦接至所述正端输入电压。
11.如权利要求10所述的逐次逼近寄存器型模数转换器，其特征在于，其中所述第一正端电容、所述第二正端电容、所述第一负端电容与所述第二负端电容皆具有第一电容值，所述第三正端电容、所述第四正端电容、所述第五正端电容、所述第六正端电容、所述第三负端电容、所述第四负端电容、所述第五负端电容及所述第六负端电容皆具有第二电容值，所述第一电容值是所述第二电容值的两倍。
12.如权利要求10所述的逐次逼近寄存器型模数转换器，其特征在于，其中在所述采样阶段，所述控制器：
控制所述第一正端电容及所述第一负端电容的上极板与下极板皆耦接至所述正参考电压；以及
控制所述第二正端电容及所述第二负端电容的上极板与下极板皆耦接至所述负参考电压。
13.如权利要求10所述的逐次逼近寄存器型模数转换器，其特征在于，其中在所述电荷再分配阶段，所述控制器：
控制所述第一正端电容、所述第二正端电容、所述第三正端电容、所述第四正端电容、所述第五正端电容及所述第六正端电容的上极板耦接至所述比较器的正输入端；控制所述第一正端电容、所述第三正端电容、所述第五正端电容的下极板皆耦接至所述正参考电压；
控制所述第二正端电容、所述第四正端电容、所述第六正端电容的下极板皆耦接至所述负参考电压；
控制所述第一负端电容、所述第二负端电容、所述第三负端电容、所述第四负端电容、所述第五负端电容及所述第六负端电容的上极板耦接至所述比较器的负输入端；及控制所述第一负端电容、所述第三负端电容、所述第五负端电容的下极板皆耦接至所述正参考电压；
控制所述第二负端电容、所述第四负端电容、所述第六负端电容的下极板皆耦接至所述负参考电压。
14.如权利要求13所述的逐次逼近寄存器型模数转换器，其特征在于，其中在所述转换阶段，所述控制器：
控制所述第一正端电容的下极板耦接至所述负参考电压以及所述第二负端电容的下极板耦接至所述正参考电压，以响应所述第一比较结果为正，并据以产生所述第二比较结果；以及
控制所述第二正端电容的下极板耦接至所述正参考电压以及所述第一负端电容的下极板耦接至所述负参考电压，以响应所述第一比较结果为负，并据以产生所述第二比较结果。
15.如权利要求14所述的逐次逼近寄存器型模数转换器，其特征在于，其中在所述转换阶段，所述控制器：
控制所述第三正端电容的下极板耦接至所述负参考电压以及所述第四负端电容的下极板耦接至所述正参考电压，以响应所述第二比较结果为正，并据以产生第三比较结果；以及
控制所述第四正端电容的下极板耦接至所述正参考电压以及所述第三负端电容的下极板耦接至所述负参考电压，以响应所述第二比较结果为负，并据以产生所述第三比较结果。
16.一种芯片，其特征在于，包括：
如权利要求1至15中任一项所述的逐次逼近寄存器型模数转换器。
17.一种电子装置，其特征在于，包括：
如权利要求16所述的芯片。
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