CN112259545A - 半导体器件及其制作方法 - Google Patents

Abstract

本发明涉及一种半导体器件的制作方法，包括以下步骤：提供半导体结构，半导体结构包括衬底，衬底包括交替分布的第一区域和第二区域，其中衬底的极性为第一类型；对衬底进行离子注入；在衬底上形成由栅极层和介电层交替堆叠的第一堆叠结构；以及形成贯穿第一堆叠结构的多个第一沟道孔和多个第二沟道孔；其中，离子注入使第一区域的极性为第二类型，且第二区域的极性为第一类型或第三类型；多个第一沟道孔位于第一区域的上方，且第二沟道孔位于第二区域的上方，第一类型、第二类型和第三类型不同。该制作方法提高了半导体器件的可靠性。

Description

半导体器件及其制作方法

技术领域

本发明涉及一种半导体器件的制作方法，该制作方法提高了半导体器件的可靠性。

背景技术

半导体集成电路自诞生以来，经历了从小规模、中规模到大规模和超大规模集成的发展阶段，并日益成为现代科学技术中最为活跃的技术领域之一。

存储器是一种广泛使用的半导体器件。为了克服传统的二维存储器在存储容量方面的限制，现代工艺往往采用堆叠存储芯片的方式来实现更高的集成度。例如，可以将不同功能的芯片或结构，通过堆叠或孔互连等微机械加工技术，在垂直方向上形成立体集成、信号连通的三维(3D)立体器件。三维存储器就是利用这一技术将存储器单元三维地布置在衬底之上，进而实现提高存储器的性能和存储密度的目的。

发明内容

本发明所要解决的技术问题是提供一种半导体器件的制作方法，该制作方法提高了半导体器件的可靠性。

本发明为解决上述技术问题而采用的技术方案是提供一种半导体器件的制作方法，包括以下步骤：提供半导体结构，所述半导体结构包括衬底，所述衬底包括交替分布的第一区域和第二区域，其中所述衬底的极性为第一类型；对所述衬底进行离子注入；在所述衬底上形成由栅极层和介电层交替堆叠的第一堆叠结构；以及形成贯穿所述第一堆叠结构的多个第一沟道孔和多个第二沟道孔；其中，所述离子注入使所述第一区域的极性为第二类型，且所述第二区域的极性为所述第一类型或第三类型；所述多个第一沟道孔位于所述第一区域的上方，且所述第二沟道孔位于所述第二区域的上方，所述第一类型、第二类型和第三类型不同。

在本发明的一实施例中，对所述衬底进行离子注入的步骤包括：对所述第一区域和第二区域同时进行第一次离子注入；以及对所述第二区域进行第二次离子注入；其中，所述第一次离子注入使所述第一区域和第二区域的极性为第二类型，所述第二次离子注入使所述第二区域的极性为第三类型。

在本发明的一实施例中，对所述第二区域进行第二次离子注入的步骤之前还包括形成覆盖所述第一区域表面的第一掩模图案。

在本发明的一实施例中，形成覆盖所述第一区域表面的所述第一掩模图案的步骤包括：形成覆盖所述衬底表面的掩模层；以及图案化所述掩模层以形成所述第一掩模图案；其中，所述第一掩模图案覆盖所述第一区域的表面且露出所述第二区域的表面。

在本发明的一实施例中，对所述衬底进行离子注入的步骤包括：仅对所述第一区域进行离子注入，所述离子注入使所述第一区域的极性为第二类型，且所述第二区域的极性为第一类型。

在本发明的一实施例中，对所述第一区域进行离子注入的步骤之前还包括形成覆盖所述第二区域表面的第二掩模图案。

在本发明的一实施例中，形成覆盖所述第二区域表面的所述第二掩模图案的步骤包括：形成覆盖所述衬底表面的掩模层；以及图案化所述掩模层以形成所述第二掩模图案；其中，所述第二掩模图案覆盖所述第二区域的表面且露出所述第一区域的表面。

在本发明的一实施例中，所述第一类型为本征型，所述第二类型为P型，所述第三类型为N型。

在本发明的一实施例中，还包括：在所述第一堆叠结构上形成由栅极层和介电层交替堆叠的第二堆叠结构；形成贯穿所述第二堆叠结构且分别与所述多个第一沟道孔和多个第二沟道孔连通的多个第三沟道孔和多个第四沟道孔；以及在所述多个第一沟道孔和多个第三沟道孔的内壁依次形成存储器层和沟道层。

在本发明的一实施例中，还包括在所述多个第一沟道孔和第二沟道孔的底部形成导电部，所述多个第一沟道孔和第二沟道孔的底部延伸至所述衬底中。

在本发明的一实施例中，所述多个第二沟道孔为虚拟沟道孔。

在本发明的一实施例中，所述多个第二沟道孔的排列方向平行于栅缝隙的延长方向，且每四排所述多个第一沟道孔之间相隔一排所述多个第二沟道孔。

本发明的另一方面提供一种半导体器件，包括：衬底，所述衬底包括交替分布的第一区域和第二区域，所述第一区域的极性为第二类型，且所述第二区域的极性为第一类型或第三类型；位于所述衬底上的由栅极层和介电层交替堆叠的第一堆叠结构，所述第一堆叠结构中具有贯穿所述第一堆叠结构的多个第一沟道结构和多个第二沟道结构；位于所述第一堆叠结构上的由栅极层和介电层交替堆叠的第二堆叠结构，所述第二堆叠结构中具有贯穿所述第二堆叠结构且分别与所述多个第一沟道结构和多个第二沟道结构连通的多个第三沟道结构和多个第四沟道结构；其中，所述多个第一沟道结构位于所述第一区域的上方，且所述第二沟道结构位于所述第二区域的上方。

在本发明的一实施例中，所述多个第二沟道结构为虚拟沟道结构。

在本发明的一实施例中，所述多个第二沟道结构的排列方向平行于栅缝隙的延长方向，且每四排所述多个第一沟道结构之间相隔一排所述多个第二沟道结构。

在本发明的一实施例中，所述第一类型为本征型，所述第二类型为P型，所述第三类型为N型。

本发明由于采用以上技术方案，使之与现有技术相比，具有如下显著优点：

本发明的半导体器件的制作方法通过对衬底进行离子注入，并使得第一沟道孔下方的第一区域的极性为第二类型，而第二沟道孔下方的第二区域的极性为第一类型或第三类型，且第一类型、第二类型和第三类型不同，从而可以防止半导体器件在擦除操作中被电击穿，提高了半导体器件的可靠性。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1是一种半导体器件的结构示意图；

图2是另一种半导体器件的结构示意图；

图3是本发明一实施例的一种半导体器件的制作方法的流程图；

图4至图11分别是本发明一实施例的一种半导体器件的制作方法的工艺步骤示意图。

具体实施方式

为了更清楚地说明本申请的实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单的介绍。显而易见地，下面描述中的附图仅仅是本申请的一些示例或实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图将本申请应用于其他类似情景。除非从语言环境中显而易见或另做说明，图中相同标号代表相同结构或操作。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本申请的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

在本申请的描述中，需要理解的是，方位词如“前、后、上、下、左、右”、“横向、竖向、垂直、水平”和“顶、底”等所指示的方位或位置关系通常是基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，在未作相反说明的情况下，这些方位词并不指示和暗示所指的装置或元件必须具有特定的方位或者以特定的方位构造和操作，因此不能理解为对本申请保护范围的限制；方位词“内、外”是指相对于各部件本身的轮廓的内外。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。

此外，需要说明的是，使用“第一”、“第二”等词语来限定零部件，仅仅是为了便于对相应零部件进行区别，如没有另行声明，上述词语并没有特殊含义，因此不能理解为对本申请保护范围的限制。此外，尽管本申请中所使用的术语是从公知公用的术语中选择的，但是本申请说明书中所提及的一些术语可能是申请人按他或她的判断来选择的，其详细含义在本文的描述的相关部分中说明。此外，要求不仅仅通过所使用的实际术语，而是还要通过每个术语所蕴含的意义来理解本申请。

在半导体器件(例如3D NAND)的制作过程中，为了提高存储密度，会增加栅缝隙(Gate Line)之间沟道孔的排数。图1是一种半导体器件的结构示意图。参考图1所示，在这种半导体结构中，每4排沟道孔需要引入顶部选择栅切线(TSG)以实现在功能操作时能对特定的单元进行选择。

随着堆叠层数的增加，沟道结构的刻蚀由于具有超高的深宽比，其工艺难度较大。因此，常常需要引入双堆栈架构(dual stack)以减小沟道结构的刻蚀工艺难度。

例如，在完成沟道孔的刻蚀后，在沟道孔的侧壁依次沉积存储器层和沟道(牺牲)层，然后进行深孔SONO(多晶硅-氧化物-氮化物-氧化物)刻蚀，将底部的存储器层和沟道(牺牲)层打开，形成P阱和(多晶硅的)沟道层的电路回路。

图2是另一种半导体器件的结构示意图。参考图2所示，顶部选择栅切线所在的第五排上沟道孔由于负载效应(loading effect)，其倾斜(tilting)和失真(distortion)会比旁边的沟道孔严重，导致第五排上沟道孔和下沟道孔的对准比旁边的沟道孔差。这样，第五排的沟道孔在深孔SONO刻蚀时容易导致连接处存储器层的损伤。在循环测试过程中，由于在之前的制程中是对整个衬底进行的离子注入，对顶部选择栅切线所在的第五排的沟道孔和其他的沟道孔没有做区分，使得第五排的沟道孔在擦除过程中也可以很容易地被加到比较高的电压，从而导致第五排的沟道孔发生漏电并和旁边有效的沟道孔导通，使得有效的沟道孔因此而失效。

针对以上的问题，本发明的以下实施例提出一种半导体器件的制作方法，该制作方法提高了半导体器件的可靠性。

本发明的半导体器件的制作方法，包括以下步骤：提供半导体结构，半导体结构包括衬底，衬底包括交替分布的第一区域和第二区域，其中衬底的极性为第一类型；对衬底进行离子注入；在衬底上形成由栅极层和介电层交替堆叠的第一堆叠结构；以及形成贯穿第一堆叠结构的多个第一沟道孔和多个第二沟道孔；其中，离子注入使第一区域的极性为第二类型，且第二区域的极性为第一类型或第三类型；多个第一沟道孔位于第一区域的上方，且第二沟道孔位于第二区域的上方，第一类型、第二类型和第三类型不同。

图3是本发明一实施例的一种半导体器件的制作方法的流程图。图4至图11分别是本发明一实施例的一种半导体器件的制作方法的工艺步骤示意图。

下面结合图3至图11对该制作方法进行说明。

可以理解的是，下面所进行的描述仅仅示例性的，本领域技术人员可以在不脱离本发明的精神的情况下，进行各种变化。

步骤S10，提供半导体结构。

参考图4所示，提供半导体结构100，该半导体结构100包括衬底。其中，衬底包括交替分布的第一区域和第二区域，且衬底的极性为第一类型。

在本发明的一实施例中，第一类型为本征型。亦即，半导体结构100可以是未经掺杂的半导体结构。

在一些示例中，衬底还包括第一区域和第二区域之外的其他区域(图中未标示)。例如，衬底可以包括对应在后续步骤中形成的栅缝隙的区域，本发明并非以此为限。

应当理解，衬底的材料可以是硅(Si)、锗(Ge)、锗化硅(SiGe)、绝缘体上硅(SOI，Silicon on Insulator)或绝缘体上锗(GOI，Germanium on Insulator)等。衬底还可以包括其他元素或化合物，如GaAs、InP或SiC等。衬底也可以是叠层结构，例如Si/SiGe等，或者包括其他外延结构，例如绝缘体上锗硅(SGOI)等，本发明并非以此为限。

在一些实施例中，半导体结构100还包括位于衬底上表面的介质层。

介质层的材料可以是氧化硅、氮化硅或其组合。优选的，介质层的材料为氧化硅。示例性的，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，在衬底上沉积氧化硅，以形成介质层。

在本发明的一实施例中，本发明的半导体器件可以为三维存储器。对应的，半导体器件的制作方法为三维存储器(例如，3D NAND)的制作方法。

步骤S20，对衬底进行离子注入。

对图4所示的半导体结构100的衬底进行离子注入。其中，离子注入使衬底的第一区域的极性为第二类型，且第二区域的极性为第一类型或第三类型。第一类型、第二类型和第三类型不同。

在本发明的一实施例中，第二类型为P型，第三类型为N型。

示例性的，通过对衬底的特定区域进行硼(B)离子注入或磷(P)离子注入，可以使该区域的极性为P型或N型。

通过离子注入(ion implantation)，可以精确控制对半导体结构100进行掺杂的杂质的总剂量、深度分布和面均匀性。

在一些示例中，离子注入之后，还可以利用退火工艺来消除晶格缺陷。

下面结合图5至图8及图9至图11分别对离子注入的具体过程进行说明。

在本发明的第一实施例中，对衬底进行离子注入的步骤包括：

首先，对半导体结构100的第一区域和第二区域同时进行第一次离子注入(参考图4和图5所示)，以形成半导体结构200。其中，第一次离子注入使第一区域和第二区域的极性为第二类型。

例如，可以对整个衬底进行第一次离子注入，使衬底的极性由第一类型(例如本征型)变为第二类型(例如P型)。

优选的，第一次离子注入可以为硼离子注入。

然后，对第二区域进行第二次离子注入(参考图7所示)。其中，第二次离子注入使第二区域的极性为第三类型。

例如，可以对第二区域单独进行第二次离子注入，使第二区域的极性由第二类型(例如P型)变为第三类型(例如N型)。

优选的，第二次离子注入可以为磷离子注入。

参考图6所示，在本发明的一实施例中，对第二区域进行第二次离子注入的步骤之前还包括形成覆盖第一区域表面的第一掩模图案。

在本发明的一实施例中，形成覆盖第一区域表面的第一掩模图案的步骤进一步包括：

首先，形成覆盖衬底表面的掩模层。

然后，图案化掩模层以形成第一掩模图案。其中，第一掩模图案覆盖第一区域的表面且露出第二区域的表面。

优选的，可以使用光刻胶作为掩模层。

在图6所示的一个示例中，可以在衬底或衬底上的介质层的上表面涂覆光刻胶(PR,Photoresist)。接着，对光刻胶进行图案化以形成覆盖第一区域且露出第二区域的第一掩模图案，形成半导体结构300。

应当理解，在进行离子注入时，有光刻胶保护的地方，离子束无法穿透光刻胶。在没有光刻胶保护的地方，离子束能够注入到衬底中实现掺杂。因此，用于离子注入工艺的光刻胶必须要能有效地阻挡离子束。

在此实施例中，由于使第二区域的极性由第二类型(例如P型)变为了第三类型(例如N型)。这样，在之后半导体器件的擦除过程中，位于第二区域上方的结构(例如步骤S40中形成的多个第二沟道孔)与衬底之间被隔离，从而不会承受电压并导致漏电，有效地保护了旁边的结构(例如步骤S40中形成的多个第一沟道孔)，避免其失效。

在本发明的第二实施例中，对衬底进行离子注入的步骤包括：仅对第一区域进行离子注入(参考图4和图10所示)。其中，上述离子注入使第一区域的极性为第二类型，且第二区域的极性为第一类型。

例如，可以只对第一区域单独进行离子注入，使第一区域的极性由第一类型(例如本征型)变为第二类型(例如P型)。

优选的，该离子注入可以为硼离子注入。

参考图9所示，在本发明的一实施例中，对第一区域进行离子注入的步骤之前还包括形成覆盖第二区域表面的第二掩模图案。

在本发明的一实施例中，形成覆盖第二区域表面的第二掩模图案的步骤进一步包括：

首先，形成覆盖衬底表面的掩模层。

然后，图案化掩模层以形成第二掩模图案。其中，第二掩模图案覆盖第二区域的表面且露出第一区域的表面。

在图9所示的一个示例中，可以在衬底或衬底上的介质层的上表面涂覆光刻胶。接着，对光刻胶进行图案化以形成覆盖第二区域且露出第一区域的第二掩模图案，形成半导体结构500。

在此实施例中，由于第二区域的极性在离子注入的过程中未收到影响，保持了第一极性(例如本征型)。这样，在之后半导体器件的擦除过程中，由于增大了第二区域上方的结构(例如步骤S40中形成的多个第二沟道孔)与衬底之间的电阻，从而使第二区域上方的结构承受的电压较小而不容易漏电，有效地保护了旁边的结构(例如步骤S40中形成的多个第一沟道孔)，避免其失效。

步骤S30，在衬底上形成由栅极层和介电层交替堆叠的第一堆叠结构。

参考图8和图11所示，进行离子注入后，使得衬底第一区域的极性为第二类型，且第二区域的极性为第一类型(例如第二实施例)或第三类型(例如第一实施例)之后，还可以在衬底上形成由栅极层和介电层交替堆叠的第一堆叠结构。

第一堆叠结构可为栅极层和介电层交替层叠的叠层。栅极层的材料包括但不限于多晶硅和金属等。介电层的材料可以是例如氧化硅、氧化铝、氧化铪、氧化钽等。

形成栅极层和介电层的沉积方法可以包括化学气相沉积(CVD、PECVD、LPCVD、HDPCVD)、原子层沉积(ALD)，或物理气相沉积方法如分子束外延(MBE)、热氧化、蒸发、溅射等各种方法。

在本发明的一实施例中，还可以通过对具有SiOx-SiOxNx-SiOx堆栈(ONO stack)的多层结构中的栅极牺牲层(伪栅极层)进行替换来得到栅极层。替换的方法包括但不限于湿法刻蚀。替换材料可以为金属钨、钴、镍、钛等导电材料，也可以是多晶硅、掺杂硅或上述任意组合。

在一些示例中，栅极牺牲层和介电层具有不同的刻蚀选择性。例如，其可以是氮化硅和氧化硅的组合、氧化硅与未掺杂的多晶硅或非晶硅的组合、氧化硅或氮化硅与非晶碳的组合等。举例来讲，形成氮化硅或氮氧化硅(SiOxNx)的栅极牺牲层后，可以在后续的工艺步骤中将其替换为金属钨，以得到栅极层，但本发明并非以此为限。

步骤S40，形成贯穿第一堆叠结构的多个第一沟道孔和多个第二沟道孔。多个第一沟道孔位于第一区域的上方，且第二沟道孔位于第二区域的上方。

继续参考图8和图11所示，可以对第一堆叠结构进行刻蚀，以形成贯穿第一堆叠结构的多个第一沟道孔和多个第二沟道孔。

例如，可以对第一堆叠结构进行干法刻蚀(气体刻蚀)，以在其中形成多个第一沟道孔和多个第二沟道孔。可以理解，干法刻蚀主要利用反应气体与等离子体对被刻蚀材料进行刻蚀。

在本发明的一实施例中，多个第二沟道孔为虚拟沟道孔。

虚拟孔结构不起电性连接的作用，通过在正常沟道孔之间设置虚拟沟道孔，可以对半导体结构起到良好的支撑作用。

在本发明的一实施例中，多个第二沟道孔的排列方向平行于栅缝隙的延长方向，且每四排多个第一沟道孔之间相隔一排多个第二沟道孔。

在本发明的一实施例中，还包括在多个第一沟道孔和第二沟道孔的底部形成导电部，且多个第一沟道孔和第二沟道孔的底部延伸至衬底中。

导电部的材料例如是硅。示例性的，可以使用选择性外延生长在多个第一沟道孔和第二沟道孔的底部形成导电部。

在本发明的一实施例中，还包括：在第一堆叠结构上形成由栅极层和介电层交替堆叠的第二堆叠结构(图未示)；形成贯穿第二堆叠结构且分别与多个第一沟道孔和多个第二沟道孔连通的多个第三沟道孔和多个第四沟道孔；以及在多个第一沟道孔和多个第三沟道孔的内壁依次形成存储器层和沟道层。

应当理解，存储器层的结构可以是多样的。在一些实施例中，存储器层可以包括沿沟道孔的径向从外向内依次设置的阻挡层、电荷捕获层和隧穿层。存储器层的形成可以采用一个或多个薄膜沉积工艺来实现，例如ALD、CVD、PVD等或其任意组合。

示例性的，阻挡层的材料可以是高K电介质。高K电介质材料具有更薄的等效氧化层厚度(EOT，Equivalence Oxide Thickness)，可有效减少栅极漏电，同时保持晶体管性能。高K电介质可以例如是氧化铝，氧化铪，氧化锆等。阻挡层可以是单层的介电氧化物，亦可是双层模型，如高K氧化物并氧化硅等。隧穿氧化层可以使用绝缘材料，例如氧化硅、氮化硅或氮氧化硅或者上述材料的组合。电荷捕获层的材料包括但不限于氮化硅、氮氧化硅、硅或者以上材料的组合。

沟道层的材料可以在非结晶、多结晶、单晶硅等材料中进行选择。形成沟道层的工艺可以使用薄膜沉淀工艺。该薄膜沉淀工艺包括但不限于化学气相沉积法(CVD)、物理气相沉积法(PVD)或原子层沉积法(ALD)，或者上述工艺的组合，以及其他合适的方法。

此外，沟道层内还可设有填充层。填充层可以起到支撑物的作用。填充层的材料可以是氧化硅。填充层可以是实心的，在不影响器件可靠性的前提下也可以是中空的。

本发明的半导体器件的制作方法通过离子注入使虚拟沟道孔(或虚拟沟道结构)下方的衬底为N型或本征型。这样，在半导体器件的擦除操作中，可以使虚拟沟道孔与衬底之间被隔离或具有较大的电阻，从而不易漏电，有效地保护了旁边的正常沟道孔，避免其失效，提高了产品的可靠性。

应当注意，在此使用了图3所示的流程图来说明根据本申请的实施例的制作方法所执行的步骤/操作。应当理解的是，这些步骤/操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤/操作。同时，或将其他步骤/操作添加到这些过程中，或从这些过程移除某一步或数步步骤/操作。

本领域技术人员可以根据实际需要对该制作方法的具体操作步骤的优先顺序做出适当的调整，本发明并非以此为限。

本发明的以上实施例提出了一种半导体器件的制作方法，该制作方法提高了半导体器件的可靠性。

本发明的另一方面提出一种半导体器件，该半导体器件的可靠性较高。

参考图8或图11所示，该半导体器件(例如半导体结构400或半导体结构600)包括衬底、位于衬底上的由栅极层和介电层交替堆叠的第一堆叠结构和位于第一堆叠结构上的由栅极层和介电层交替堆叠的第二堆叠结构(图未示)。

其中，衬底包括交替分布的第一区域和第二区域，第一区域的极性为第二类型，且第二区域的极性为第一类型或第三类型。第一堆叠结构中具有贯穿第一堆叠结构的多个第一沟道结构和多个第二沟道结构。第二堆叠结构中具有贯穿第二堆叠结构且分别与多个第一沟道结构和多个第二沟道结构连通的多个第三沟道结构和多个第四沟道结构。多个第一沟道结构位于第一区域的上方，且第二沟道结构位于第二区域的上方。

在本发明的一实施例中，第一类型为本征型，第二类型为P型，第三类型为N型。

示例性的，通过对衬底的特定区域进行硼(B)离子注入或磷(P)离子注入，可以使该区域的极性为P型或N型。

在本发明的一实施例中，多个第二沟道结构为虚拟沟道结构。

虚拟孔结构不起电性连接的作用，通过在正常沟道孔之间设置虚拟沟道孔，可以对半导体结构起到良好的支撑作用。

在本发明的一实施例中，多个第二沟道结构的排列方向平行于栅缝隙的延长方向，且每四排多个第一沟道结构之间相隔一排多个第二沟道结构。

在本发明的一实施例中，上述半导体器件(例如例如半导体结构400或半导体结构600)可以是三维存储器(例如3D NAND)，但本发明并非以此为限。

本发明的半导体器件通过离子注入使虚拟沟道结构下方的衬底为N型或本征型。这样，在半导体器件的擦除操作中，可以使虚拟沟道结构与衬底之间被隔离或具有较大的电阻，从而不易漏电，有效地保护了旁边的正常沟道结构，避免其失效，提高了产品的可靠性。

应当注意，本发明的半导体器件可以通过例如图3所示的半导体器件的制作方法来实现，但本发明并不以此为限。

本实施例的半导体器件的其他实施细节可参考图3至图11所描述的实施例，在此不再展开。

本发明的以上实施例提出了一种半导体器件，该半导体器件的可靠性较高。

可以理解，尽管上述披露中通过各种示例讨论了一些目前认为有用的发明实施例，但应当理解的是，该类细节仅起到说明的目的，附加的权利要求并不仅限于披露的实施例，相反，权利要求旨在覆盖所有符合本申请实施例实质和范围的修正和等价的任意组合。

上文已对基本概念做了描述，显然，对于本领域技术人员来说，上述发明披露仅仅作为示例，而并不构成对本申请的限定。虽然此处并没有明确说明，本领域技术人员可能会对本申请进行各种修改、改进和修正。该类修改、改进和修正在本申请中被建议，所以该类修改、改进、修正仍属于本申请示范实施例的精神和范围。

同时，本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

此外，除非权利要求中明确说明，本申请所述处理元素和序列的顺序、数字字母的使用、或其他名称的使用，并非用于限定本申请流程和方法的顺序。尽管上述披露中通过各种示例讨论了一些目前认为有用的发明实施例，但应当理解的是，该类细节仅起到说明的目的，附加的权利要求并不仅限于披露的实施例，相反，权利要求旨在覆盖所有符合本申请实施例实质和范围的修正和等价组合。例如，虽然以上所描述的系统组件可以通过硬件设备实现，但是也可以只通过软件的解决方案得以实现，如在现有的服务器或移动设备上安装所描述的系统。

同理，应当注意的是，为了简化本申请披露的表述，从而帮助对一个或多个申请实施例的理解，前文对本申请实施例的描述中，有时会将多种特征归并至一个实施例、附图或对其的描述中。但是，这种披露方法并不意味着本申请对象所需要的特征比权利要求中提及的特征多。实际上，实施例的特征要少于上述披露的单个实施例的全部特征。

一些实施例中使用了描述成分、属性数量的数字，应当理解的是，此类用于实施例描述的数字，在一些示例中使用了修饰词“大约”、“近似”或“大体上”来修饰。除非另外说明，“大约”、“近似”或“大体上”表明所述数字允许有±20％的变化。相应地，在一些实施例中，说明书和权利要求中使用的数值参数均为近似值，该近似值根据个别实施例所需特点可以发生改变。在一些实施例中，数值参数应考虑规定的有效数位并采用一般位数保留的方法。尽管本申请一些实施例中用于确认其范围广度的数值域和参数为近似值，在具体实施例中，此类数值的设定在可行范围内尽可能精确。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (16)

1.一种半导体器件的制作方法，其特征在于，包括以下步骤：

提供半导体结构，所述半导体结构包括衬底，所述衬底包括交替分布的第一区域和第二区域，其中所述衬底的极性为第一类型；

对所述衬底进行离子注入；

在所述衬底上形成由栅极层和介电层交替堆叠的第一堆叠结构；以及

形成贯穿所述第一堆叠结构的多个第一沟道孔和多个第二沟道孔；

其中，所述离子注入使所述第一区域的极性为第二类型，且所述第二区域的极性为所述第一类型或第三类型；所述多个第一沟道孔位于所述第一区域的上方，且所述第二沟道孔位于所述第二区域的上方，所述第一类型、第二类型和第三类型不同。

2.根据权利要求1所述的制作方法，其特征在于，对所述衬底进行离子注入的步骤包括：

对所述第一区域和第二区域同时进行第一次离子注入；以及

对所述第二区域进行第二次离子注入；

其中，所述第一次离子注入使所述第一区域和第二区域的极性为第二类型，所述第二次离子注入使所述第二区域的极性为第三类型。

3.根据权利要求2所述的制作方法，其特征在于，对所述第二区域进行第二次离子注入的步骤之前还包括形成覆盖所述第一区域表面的第一掩模图案。

4.根据权利要求3所述的制作方法，其特征在于，形成覆盖所述第一区域表面的所述第一掩模图案的步骤包括：

形成覆盖所述衬底表面的掩模层；以及

图案化所述掩模层以形成所述第一掩模图案；

其中，所述第一掩模图案覆盖所述第一区域的表面且露出所述第二区域的表面。

5.根据权利要求1所述的制作方法，其特征在于，对所述衬底进行离子注入的步骤包括：仅对所述第一区域进行离子注入，所述离子注入使所述第一区域的极性为第二类型，且所述第二区域的极性为第一类型。

6.根据权利要求5所述的制作方法，其特征在于，对所述第一区域进行离子注入的步骤之前还包括形成覆盖所述第二区域表面的第二掩模图案。

7.根据权利要求6所述的制作方法，其特征在于，形成覆盖所述第二区域表面的所述第二掩模图案的步骤包括：

形成覆盖所述衬底表面的掩模层；以及

图案化所述掩模层以形成所述第二掩模图案；

其中，所述第二掩模图案覆盖所述第二区域的表面且露出所述第一区域的表面。

8.根据权利要求1所述的制作方法，其特征在于，所述第一类型为本征型，所述第二类型为P型，所述第三类型为N型。

9.根据权利要求1所述的制作方法，其特征在于，还包括：

在所述第一堆叠结构上形成由栅极层和介电层交替堆叠的第二堆叠结构；

形成贯穿所述第二堆叠结构且分别与所述多个第一沟道孔和多个第二沟道孔连通的多个第三沟道孔和多个第四沟道孔；以及

在所述多个第一沟道孔和多个第三沟道孔的内壁依次形成存储器层和沟道层。

10.根据权利要求1所述的制作方法，其特征在于，还包括在所述多个第一沟道孔和第二沟道孔的底部形成导电部，所述多个第一沟道孔和第二沟道孔的底部延伸至所述衬底中。

11.根据权利要求1所述的制作方法，其特征在于，所述多个第二沟道孔为虚拟沟道孔。

12.根据权利要求1所述的制作方法，其特征在于，所述多个第二沟道孔的排列方向平行于栅缝隙的延长方向，且每四排所述多个第一沟道孔之间相隔一排所述多个第二沟道孔。

13.一种半导体器件，其特征在于，包括：

衬底，所述衬底包括交替分布的第一区域和第二区域，所述第一区域的极性为第二类型，且所述第二区域的极性为第一类型或第三类型；

位于所述衬底上的由栅极层和介电层交替堆叠的第一堆叠结构，所述第一堆叠结构中具有贯穿所述第一堆叠结构的多个第一沟道结构和多个第二沟道结构；

位于所述第一堆叠结构上的由栅极层和介电层交替堆叠的第二堆叠结构，所述第二堆叠结构中具有贯穿所述第二堆叠结构且分别与所述多个第一沟道结构和多个第二沟道结构连通的多个第三沟道结构和多个第四沟道结构；

其中，所述多个第一沟道结构位于所述第一区域的上方，且所述第二沟道结构位于所述第二区域的上方。

14.根据权利要求13所述的半导体器件，其特征在于，所述多个第二沟道结构为虚拟沟道结构。

15.根据权利要求13所述的半导体器件，其特征在于，所述多个第二沟道结构的排列方向平行于栅缝隙的延长方向，且每四排所述多个第一沟道结构之间相隔一排所述多个第二沟道结构。

16.根据权利要求13所述的半导体器件，其特征在于，所述第一类型为本征型，所述第二类型为P型，所述第三类型为N型。

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