CN112242174A - 用于存储器单元的感测技术 - Google Patents

Abstract

本申请案涉及用于存储器单元的感测技术。描述用于使锁存器能够感测存储器单元的逻辑状态的方法、系统及装置。与存储器单元耦合的晶体管可经由所述晶体管的一或多个寄生电容将与所述存储器单元相关联的第一电压提升到第二电压。所述第二电压可经产生于感测组件的第一节点上，且所述第二电压可通过将电压施加于与所述感测组件的电容器耦合的移位节点移位到所述感测组件的第一节点处的第三电压。类似提升及移位操作可经执行以在所述感测组件的第二节点上产生参考电压。所述感测组件可通过与所述参考电压比较来感测所述存储器单元的所述状态。

Description

用于存储器单元的感测技术

交叉参考

本专利申请案主张迪·维岑左(Di Vincenzo)等人在2019年7月18日申请的标题为“用于存储器单元的感测技术(SENSING TECHNIQUES FOR A MEMORY CELL)”的第 16/515,666号美国专利申请案的优先权，所述美国专利申请案被转让给其受让人且以其全文引用方式明确并入本文中。

技术领域

技术领域涉及用于存储器单元的感测技术。

背景技术

下文大体上涉及包含至少一个存储器装置的系统，且更明确来说，涉及用于存储器单元的感测技术。

存储器装置广泛用于将信息存储于例如计算机、无线通信装置、相机、数字显示器及类似物的各种电子装置中。信息通过编程存储器装置的不同状态来存储。举例来说，二进制装置大多存储通常由逻辑1或逻辑0表示的两种状态中的一者。在其它装置中，可存储两种以上状态。为了存取存储信息，装置的组件可读取或感测存储器装置中的至少一个存储状态。为了存取信息，装置的组件可写入或编程存储器装置中的状态。

存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM (MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它。存储器装置可为易失性或非易失性的。非易失性存储器(例如FeRAM)可长时间维持其存储逻辑状态，即使缺少外部电源。易失性存储器装置(例如DRAM)会在与外部电源断开时丢失其存储状态。FeRAM能够实现类似于易失性存储器的密度，但可由于使用铁电电容器作为存储装置而具有非易失性。

一些存储器装置(例如FeRAM装置)可包含与存储器单元耦合的一或多个组件，其可专用于执行与存储器单元相关联的一或多个感测操作。包含于存储器装置中的一些组件可增大存储器装置的大小或占用面积，从而带来额外成本及制造复杂性。

发明内容

描述一种方法。在一些实例中，所述方法可包含：耦合呈源极跟随器配置的晶体管的栅极与存储器单元以将第一电压施加于所述晶体管的所述栅极；在耦合所述栅极与所述存储器单元之后，至少部分基于与所述晶体管相关联的寄生电容来将所述晶体管的第一节点增大到第二电压；至少部分基于将所述第一节点增大到所述第二电压来隔离锁存器与所述晶体管的所述第一节点；在所述锁存器的节点处至少部分基于隔离所述锁存器与所述第一节点来将所述第二电压调整到第三电压；及至少部分基于将所述第二电压调整到所述第三电压来确定由所述存储器单元存储的逻辑状态。

描述一种设备。在一些实例中，所述设备可包含：存储器单元；晶体管，其呈源极跟随器配置且可与所述存储器单元选择性地耦合，所述晶体管包括用于增大从所述存储器单元接收到的信号的电压的寄生电容；锁存器，其可与所述晶体管选择性地耦合且经配置以确定由所述存储器单元存储的逻辑状态；及电容器，其与所述锁存器耦合且可与所述晶体管选择性地耦合，所述电容器经配置以调整由所述晶体管增大的所述电压。

描述一种设备。在一些实例中，所述设备可包含：存储器单元；第一晶体管，其呈源极跟随器配置，所述第一晶体管可与所述存储器单元选择性地耦合，所述第一晶体管包括用于增大从所述存储器单元接收到的信号的电压的第一寄生电容；参考电压源；第二晶体管，其呈源极跟随器配置，所述第二晶体管可与所述参考电压源选择性地耦合，所述第二晶体管包括用于增大从所述参考电压源接收到的信号的电压的第二寄生电容；锁存器，其可与所述第一晶体管选择性地耦合且可与所述第二晶体管选择性地耦合，所述锁存器经配置以确定由所述存储器单元存储的逻辑状态；第一电容器，其与所述锁存器耦合且可与所述第一晶体管选择性地耦合，所述第一电容器经配置以调整由所述第一晶体管增大的所述电压；及第二电容器，其与所述锁存器耦合且可与所述第二晶体管选择性地耦合，所述电容器经配置以调整由所述第二晶体管增大的所述电压。

附图说明

图1说明根据本文中揭示的实例的支持用于存储器单元的感测技术的系统的实例。

图2说明根据本文中揭示的实例的支持用于存储器单元的感测技术的存储器裸片的实例。

图3A及3B说明根据本文中揭示的实例的支持用于存储器单元的感测技术的磁滞曲线的实例。

图4说明根据本文中揭示的实例的支持用于存储器单元的感测技术的电路图的实例。

图5说明根据本文中揭示的实例的支持用于存储器单元的感测技术的电路图的实例。

图6说明根据本文中揭示的实例的支持用于存储器单元的感测技术的时序图的实例。

图7展示根据本文中揭示的实例的支持用于存储器单元的感测技术的存储器装置的框图。

图8到10展示说明根据本文中揭示的实例的支持用于存储器单元的感测技术的一或多种方法的流程图。

具体实施方式

存储器装置可执行关于存储器单元的一或多个感测操作以便感测或读取存储器单元的逻辑状态(例如，经由存储器装置的一或多个组件)。举例来说，在读取操作期间，存储器单元可经由呈源极跟随器配置的晶体管与感测组件(例如锁存器)耦合(例如，通过激活字线及共源共栅)。感测组件可通过比较与存储器单元相关联的电压信号与参考电压(例如，通过锁存或触发电压信号及参考信号)感测存储器单元的状态。在一些情况中，与存储器单元相关联的第一电压可提升到第二电压，接着，第二电压可在由感测组件感测之前移位到第三电压(例如低于第二电压的电压)。提升及移位可使第三电压能够产生可用信号，且可使第三电压能够对应于由感测组件使用的电压电平。以此方式，可从存储器单元产生更可靠信号且可使用更低电压感测组件。在一些实例中，提升及移位可由定位于存储器单元与感测组件之间的额外电容器执行。然而，额外电容器会增大存储器装置的占用面积，或者，如果额外电容器的尺寸减小，那么其提升及移位相应电压的能力会降低。

因此，在一些情况中，可通过使用晶体管的一或多个寄生电容将第一电压提升到第二电压及通过使用与感测组件相关联的一或多个电容器将第二电压移位到第三电压来减小存储器装置的占用面积。晶体管的漏极及源极可在激活晶体管时从接地状态转变到高电压状态。此转变可通过与晶体管的金属氧化物半导体(MOS)相关联的一或多个反馈寄生电容将第一电压提升到第二电压。耦合晶体管及感测组件的晶体管可经接通及断开以在感测组件的第一节点上产生第二电压且接着隔离感测组件与晶体管。

第二电压可在可与电容器的第一板耦合的感测组件的第一节点处移位到第三电压。信号可经驱动到电容器的第二板。举例来说，第二板上的信号可从第四电压转到第五(例如更低)电压以将第一节点处的第二电压移位到第一节点处的第三电压。类似提升及移位操作可经执行以在所述感测组件的第二节点上产生参考电压。感测组件可通过比较第三电压与参考电压来感测存储器单元的状态。

首先，在参考图1到3描述的存储器系统及存储器裸片的上下文中描述本发明的特征。在参考图4到6描述的电路图及时序图的上下文中描述本发明的特征。本发明的这些及其它特征通过与参考图7到10描述的用于存储器单元的感测技术相关的设备图及流程图进一步说明及参考所述设备图及流程图来描述。

图1说明根据本文中揭示的实例的利用一或多个存储器装置的系统100的实例。系统100可包含外部存储器控制器105、存储器装置110及耦合外部存储器控制器105与存储器装置110的多个通道115。系统100可包含一或多个存储器装置，但为了便于描述，一或多个存储器装置可经描述为单个存储器装置110。

系统100可包含例如计算装置、移动计算装置、无线装置或图形处理装置的电子装置的部分。系统100可为便携式电子装置的实例。系统100可为计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、穿戴式装置、因特网连接装置或类似物的实例。存储器装置110可为经配置以存储系统100的一或多个其它组件的数据的系统的组件。在一些实例中，系统100具有机器型通信(MTC)、机器间(M2M)通信或装置间(D2D)通信的能力。

系统100的至少部分可为主机装置的实例。此主机装置可为使用存储器执行过程的装置的实例，例如计算装置、移动计算装置、无线装置、图形处理装置、计算机、膝上型计算机、平板计算机、智能电话、蜂窝电话、穿戴式装置、因特网连接装置、一些其它固定或便携式电子装置或类似物。在一些情况中，主机装置可指代实施外部存储器控制器105的功能的硬件、固件、软件或其组合。在一些情况中，外部存储器控制器105 可称为主机或主机装置。在一些实例中，系统100是图形卡。

在一些情况中，存储器装置110可为经配置以与系统100的其它组件通信且提供可由系统100使用或参考的物理存储器地址/空间的独立装置或组件。在一些实例中，存储器装置110可配置以与至少一个或多个不同类型的系统100一起工作。系统100的组件与存储器装置110之间的信令可操作以支持调制方案调制信号、用于传送信号的不同引脚设计、系统100及存储器装置110的相异封装、系统100与存储器装置110之间的时钟信令及同步、时序约定及/或其它因素。

存储器装置110可经配置以存储系统100的组件的数据。在一些情况中，存储器装置110可用作系统100的从式装置(例如，响应及执行由系统100通过外部存储器控制器 105提供的命令)。此类命令可包含用于存取操作的存取命令，例如用于写入操作的写入命令、用于读取操作的读取命令、用于刷新操作的刷新命令或其它命令。存储器装置110 可包含支持所要或指定容量的数据存储的两个或两个以上存储器裸片160(例如存储器芯片)。包含两个或两个以上存储器裸片的存储器装置110可称为多裸片存储器或封装 (也称为多芯片存储器或封装)。

系统100可进一步包含处理器120、基本输入/输出系统(BIOS)组件125、一或多个外围组件130及输入/输出(I/O)控制器135。系统100的组件可使用总线140来彼此电子通信。

处理器120可经配置以控制系统100的至少部分。处理器120可为通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其可为这些类型组件的组合。在此类情况中，处理器120可为中央处理单元(CPU)、图形处理单元(GPU)、通用图形处理单元 (GPGPU)或单片系统(SoC)的实例及其它实例。

BIOS组件125可为包含操作为固件的BIOS的软件组件，其可初始化及运行系统100的各种硬件组件。BIOS组件125也可管理处理器120与系统100的各种组件(例如外围组件130、I/O控制器135等)之间的数据流。BIOS组件125可包含存储于只读存储器(ROM)、快闪存储器或任何其它非易失性存储器中的程序或软件。

外围组件130可为任何输入装置或输出装置或此类装置的接口，其可经集成到系统 100中或与系统100集成。实例可包含磁盘控制器、声音控制器、图形控制器、以太网控制器、调制解调器、通用串行总线(USB)控制器、串行或并行端口或外围卡槽，例如外围组件互连(PCI)或专用图形端口。外围组件130可为由所属领域的技术人员理解为外围设备的其它组件。

I/O控制器135可管理处理器120与外围组件130、输入装置145或输出装置150 之间的数据通信。I/O控制器135可管理未集成到系统100中或未与系统100集成的外围设备。在一些情况中，I/O控制器135可表示到外部外围组件的物理连接或端口。

输入145可表示系统100外部的将信息、信号或数据提供到系统100或其组件的装置或信号。此可包含用户接口或与其它装置或其它装置之间的端口。在一些情况中，输入145可为经由一或多个外围组件130与系统100介接或可由I/O控制器135管理的外围设备。

输出150可表示系统100外部的经配置以从系统100或其组件中的任何者接收输出的装置或信号。输出150的实例可包含显示器、音频扬声器、打印装置或印刷电路板上的另一处理器等等。在一些情况中，输出150可为经由一或多个外围组件130与系统100 介接或可由I/O控制器135管理的外围设备。

系统100的组件可由经设计以实施其功能的通用或专用电路系统组成。此可包含经配置以实施本文中描述的功能的各种电路元件，例如导电线、晶体管、电容器、电感器、电阻器、放大器或其它有源或无源元件。

存储器装置110可包含装置存储器控制器155及一或多个存储器裸片160。每一存储器裸片160可包含本地存储器控制器165(例如本地存储器控制器165-a、本地存储器控制器165-b及/或本地存储器控制器165-N)及存储器阵列170(例如存储器阵列170-a、存储器阵列170-b及/或存储器阵列170-N)。存储器阵列170可为存储器单元集合(例如栅格)，其中每一存储器单元经配置以存储至少一个数字数据位。存储器阵列170及/或存储器单元的特征将参考图2更详细描述。存储器阵列可包含经由呈源极跟随器配置的晶体管与感测组件耦合的一或多个存储器单元，其中晶体管可经配置以提升存储器单元电压，且感测组件的一或多个电容器可经配置以移位经提升电压。

存储器装置110可为二维(2D)存储器单元阵列的实例或可为三维(3D)存储器单元阵列的实例。举例来说，2D存储器装置可包含单个存储器裸片160。3D存储器装置可包含两个或两个以上存储器裸片160(例如存储器裸片160-a、存储器裸片160-b及/或任何数量的存储器裸片160-N)。在3D存储器装置中，多个存储器裸片160-N可彼此上下或彼此紧挨堆叠。在一些情况中，3D存储器装置中的存储器裸片160-N可称为层 (deck/level/layer)或裸片。3D存储器装置可包含任何数量的堆叠式存储器裸片160-N(例如两个以上、三个以上、四个以上、五个以上、六个以上、七个以上、八个以上)。此可比单个2D存储器装置增加可定位于衬底上的存储器单元的数量，从而可降低生产成本或提高存储器阵列的性能或两者。在一些3D存储器装置中，不同层可共享至少一个共同存取线，使得一些层可共享字线、数字线及/或板线中的至少一者。

装置存储器控制器155可包含经配置以控制存储器装置110的操作的电路或组件。因而，装置存储器控制器155可包含使存储器装置110能够执行命令的硬件、固件及软件，且可经配置以接收、传输或执行与存储器装置110相关的命令、数据或控制信息。装置存储器控制器155可经配置以与外部存储器控制器105、一或多个存储器裸片160 或处理器120通信。在一些情况中，存储器装置110可从外部存储器控制器105接收数据及/或命令。举例来说，存储器装置110可接收指示存储器装置110将代表系统100的组件(例如处理器120)存储某些数据的写入命令或指示存储器装置110将把存储于存储器裸片160中的某些数据提供到系统100的组件(例如处理器120)的读取命令。在一些情况中，装置存储器控制器155可控制本文中连同存储器裸片160的本地存储器控制器 165描述的存储器装置110的操作。包含于装置存储器控制器155及/或本地存储器控制器165中的组件的实例可包含用于解调从外部存储器控制器105接收的信号的接收器、用于调制信号及将信号传输到外部存储器控制器105的解码器、逻辑、解码器、放大器、滤波器或类似物。

本地存储器控制器165(例如，在存储器裸片160本地)可经配置以控制存储器裸片160的操作。而且，本地存储器控制器165可经配置以与装置存储器控制器155通信(例如，接收及传输数据及/或命令)。本地存储器控制器165可支持装置存储器控制器155 控制本文中描述的存储器装置110的操作。在一些情况中，存储器装置110不包含装置存储器控制器155，且本地存储器控制器165或外部存储器控制器105可执行本文中描述的各种功能。因而，本地存储器控制器165可经配置以与装置存储器控制器155通信、与其它本地存储器控制器165通信或直接与外部存储器控制器105或处理器120通信。

外部存储器控制器105可经配置以能够在系统100的组件(例如处理器120)与存储器装置110之间传送信息、数据及/或命令。外部存储器控制器105可用作系统100的组件与存储器装置110之间的联络器，使得系统100的组件无需知道存储器装置操作的细节。系统100的组件可向外部存储器控制器105提出外部存储器控制器105满意的请求 (例如读取命令或写入命令)。外部存储器控制器105可转换或转译系统100的组件与存储器装置110之间交换的通信。在一些情况中，外部存储器控制器105可包含生成共同 (源极)系统时钟信号的系统时钟。在一些情况中，外部存储器控制器105可包含生成共同(源极)数据时钟信号的共同数据时钟。

在一些情况中，外部存储器控制器105或系统100的其它组件或本文中描述的其功能可由处理器120实施。举例来说，外部存储器控制器105可为由处理器120或系统100 的其它组件实施的硬件、固件或软件或其某一组合。虽然外部存储器控制器105经描绘为在存储器装置110外部，但在一些情况中，外部存储器控制器105或本文中描述的其功能可由存储器装置110实施。举例来说，外部存储器控制器105可为由装置存储器控制器155或一或多个本地存储器控制器165实施的硬件、固件或软件或其某一组合。在一些情况中，外部存储器控制器105可跨处理器120及存储器装置110分布，使得外部存储器控制器105的部分由处理器120实施且其它部分由装置存储器控制器155或本地存储器控制器165实施。同样地，在一些情况中，本文中归于装置存储器控制器155或本地存储器控制器165的一或多个功能可在一些情况中由外部存储器控制器105(与处理器120分离或包含于处理器120中)执行。存储器控制器中的一或多者可操作以在感测操作期间经由呈源极跟随器配置的晶体管的一或多个寄生电容提升存储器单元电压。存储器控制器中的一或多者也可操作以在感测操作期间经由感测组件的一或多个电容器移位经提升电压。

系统100的组件可使用多个通道115与存储器装置110交换信息。在一些实例中，通道115可实现外部存储器控制器105与存储器装置110之间的通信。每一通道115可包含与系统100的组件相关联的端子之间的一或多个信号路径或传输媒体(例如导体)。举例来说，通道115可包含第一端子，其包含外部存储器控制器105处的一或多个引脚或垫及存储器装置110处的一或多个引脚或垫。引脚可为系统100的装置的导电输入或输出点的实例，且引脚可经配置以用作通道的部分。在一些情况中，端子的引脚或垫可为通道115的信号路径的部分。额外信号路径可与用于在系统100的组件内路由信号的通道的端子耦合。举例来说，存储器装置110可包含使信号从通道115的端子路由到存储器装置110的各种组件(例如装置存储器控制器155、存储器裸片160、本地存储器控制器165、存储器阵列170)的信号路径(例如存储器装置110或其组件内部(例如存储器裸片160内部)的信号路径)。

通道115(及相关联信号路径及端子)可专用于传送特定类型的信息。在一些情况中，通道115可为聚合通道且因此可包含多个个别通道。举例来说，数据通道190可为x4(例如，包含4个信号路径)、x8(例如，包含8个信号路径)、x16(例如，包含16个信号路径)等等。经过通道传送的信号可使用双倍数据速率(DDR)时序方案。举例来说，信号的一些符号可经注册于时钟信号的上升边缘上且信号的其它符号可经注册于时钟信号的下降边缘上。经过通道传送的信号可使用单倍数据速率(SDR)信令。举例来说，可针对每一时钟循环注册信号的一个符号。

在一些情况中，通道115可包含一或多个命令及地址(CA)通道186。CA通道186 可经配置以在外部存储器控制器105与存储器装置110之间传送命令，其包含与命令相关联的控制信息(例如地址信息)。举例来说，CA通道186可包含读取命令及所要数据的地址。在一些情况中，CA通道186可经注册于上升时钟信号边缘及/或下降时钟信号边缘上。在一些情况中，CA通道186可包含用于解码地址及命令数据的任何数量的信号路径(例如8个或9个信号路径)。

在一些情况中，通道115可包含一或多个时钟信号(CK)通道188。CK通道188可经配置以在外部存储器控制器105与存储器装置110之间传送一或多个共同时钟信号。每一时钟信号可经配置以在高状态与低状态之间振荡且协调外部存储器控制器105及存储器装置110的行动。在一些情况中，时钟信号可为差分输出(例如CK_t信号及CK_c信号)且CK通道188的信号路径可经相应配置。在一些情况中，时钟信号可为单端的。

在一些情况中，通道115可包含一或多个数据(DQ)通道190。数据通道190可经配置以在外部存储器控制器105与存储器装置110之间传送数据及/或控制信息。举例来说，数据通道190可传送写入到存储器装置110的信息(例如双向的)或从存储器装置110读取的信息。

在一些情况中，通道115可包含可专用于其它目的的一或多个其它通道192。这些其它通道192可包含任何数量的信号路径。在一些情况中，其它通道192可包含一或多个写入时钟信号(WCK)通道。在一些情况中，其它通道192可包含一或多个错误检测码 (EDC)通道。

通道115可使用各种不同架构耦合外部存储器控制器105与存储器装置110。各种架构的实例可包含总线、点到点连接、交叉开关、高密度中介层(例如硅中介层)或形成于有机衬底中的通道或其某一组合。举例来说，在一些情况中，信号路径可至少部分包含高密度中介层，例如硅中介层或玻璃中介层。

存储器阵列170的存储器单元(例如或存储器装置)可与呈源极跟随器配置的晶体管耦合，晶体管经配置以在感测操作期间使用一或多个寄生电容将第一存储器单元电压提升到第二电压。晶体管可与感测组件耦合，感测组件可经配置以使用与感测组件相关联的一或多个电容器将第二电压移位到第三电压。晶体管可将第一电压提升到第二电压，且耦合晶体管及感测组件的晶体管可经接通及断开以便在感测组件的第一节点上产生第二电压且接着隔离感测组件与晶体管。第二电压可在可与电容器的第一板耦合的感测组件的第一节点处移位到第三电压。电容器的第二板可与移位节点耦合，且移位节点可经驱动到更低电压以便在第一节点处将第二电压移位到第三电压(例如，经由电容器)。类似提升及移位操作可经执行以在感测组件的第二节点上产生参考电压，且感测组件可通过比较第三电压与参考电压(例如，通过锁存或触发第三电压及参考电压)来感测存储器单元的状态。

图2说明根据本文中揭示的实例的存储器裸片200的实例。存储器裸片200可为参考图1描述的存储器裸片160的实例。在一些情况中，存储器裸片200可称为存储器芯片、存储器装置或电子存储器设备。存储器裸片200可包含可编程以存储不同逻辑状态的一或多个存储器单元205。每一存储器单元205可编程以存储两种或两种以上状态。举例来说，存储器单元205可经配置以一次存储一个信息位(例如逻辑0或逻辑1)。在一些情况中，单个存储器单元205(例如多级存储器单元)可经配置以一次存储一个以上信息位(例如逻辑00、逻辑01、逻辑10或逻辑11)。

存储器单元205可存储表示数字数据的状态(例如极化状态或电介质电荷)。在FeRAM架构中，存储器单元205可包含电容器，其包含用于存储表示可编程状态的电荷及/或极化的铁电材料。在DRAM架构中，存储器单元205可包含电容器，其包含用于存储表示可编程状态的电荷的电介质材料。

可通过激活或选择存取线(例如字线210、数字线215及/或板线220)来对存储器单元205执行例如读取及写入的操作。在一些情况中，数字线215也可称为位线。在不失理解或操作的情况下，存取线、字线、数字线、板线或其类似物的指涉物可互换。激活或选择字线210、数字线215或板线220可包含将电压施加于相应线。

存储器裸片200可包含布置成似栅格图案的存取线(例如字线210、数字线215及板线220)。存储器单元205可经定位于字线210、数字线215及/或板线220的相交点处。通过加偏压于字线210、数字线215及板线220(例如，将电压施加于字线210、数字线 215或板线220)，可在其相交点处存取单个存储器单元205。

存取存储器单元205可通过行解码器225、列解码器230及板驱动器235控制。举例来说，行解码器225可从本地存储器控制器265接收行地址且基于接收到的行地址激活字线210。列解码器230从本地存储器控制器265接收列地址且基于接收到的列地址激活数字线215。板驱动器235可从本地存储器控制器265接收板地址且基于接收到的板地址激活板线220。举例来说，存储器裸片200可包含标记为WL_1到WL_M的多个字线210、标记为DL_1到DL_N的多个数字线215及标记为PL_1到PL_P的多个板线，其中M、N及P取决于存储器阵列的大小。因此，可通过激活字线210、数字线215及板线220(例如，WL_1、DL_3及PL_1)存取其相交点处的存储器单元205。在二维或三维配置中，字线210与数字线215的相交点可称为存储器单元205的地址。在一些情况中，字线210、数字线215及板线220的相交点可称为存储器单元205的地址。

存储器单元205可包含逻辑存储组件，例如电容器240及切换组件245。电容器240可为铁电电容器的实例。电容器240的第一节点可与切换组件245耦合，且电容器240 的第二节点可与板线220耦合。切换组件245可为选择性地建立或解除两个组件之间的电子通信的晶体管或任何其它类型的开关装置的实例。

选择或取消选择存储器单元205可通过激活或取消激活切换组件245来完成。电容器240可使用切换组件245与数字线215电子通信。举例来说，电容器240可在取消激活切换组件245时与数字线215隔离，且电容器240可在激活切换组件245时与数字线215耦合。在一些情况中，切换组件245是晶体管，且其操作是通过将电压施加于晶体管栅极来控制，其中晶体管栅极与晶体管源极之间的电压差大于或小于晶体管的阈值电压。在一些情况中，切换组件245可为p型晶体管或n型晶体管。字线210可与切换组件245的栅极电子通信且可基于电压施加于字线210来激活/取消激活切换组件245。

字线210可为与存储器单元205电子通信的导电线，其用于对存储器单元205执行存取操作。在一些架构中，字线210可与存储器单元205的切换组件245的栅极电子通信且可经配置以控制存储器单元的切换组件245。在一些架构中，字线210可与存储器单元205的电容器的节点电子通信，且存储器单元205可不包含切换组件。

数字线215可为连接存储器单元205与感测组件250的导电线。在一些架构中，存储器单元205可在存取操作的部分期间与数字线215选择性地耦合。举例来说，字线210 及存储器单元205的切换组件245可经配置以选择性地耦合及/或隔离存储器单元205 的电容器240及数字线215。在一些架构中，存储器单元205可与数字线215电子通信(例如，恒定)。数字线215可经由呈源极跟随器配置的晶体管耦合(例如，选择性地耦合)存储器单元205与感测组件250。在读取或感测操作期间，数字线215可存取存储器单元 205且可将与存储器单元相关联的电压转移到晶体管。

板线220可为与存储器单元205电子通信的导电线，其用于对存储器单元205执行存取操作。板线220可与电容器240的节点(例如单元底部)电子通信。板线220可经配置以与数字线215一起在存储器单元205的存取操作期间加偏压于电容器240。

感测组件250可经配置以确定存储于存储器单元205的电容器240上的状态(例如极化状态或电荷)且基于检测到的状态确定存储器单元205的逻辑状态。在一些情况中，由存储器单元205存储的电荷可能极小。因而，感测组件250可包含用于放大存储器单元 205的信号输出的一或多个感测放大器。感测放大器可检测读取操作期间数字线215的电荷的微小变化且可基于检测到的电荷产生对应于逻辑0或逻辑1的信号。在读取操作期间，存储器单元205的电容器240可将信号输出(例如，将电荷放电)到其对应数字线 215。信号可导致数字线215的电压改变。感测组件250可经配置以比较从存储器单元 205跨数字线215接收的信号与参考信号255(例如参考电压)。感测组件250可基于比较确定存储器单元205的存储状态。感测组件250可包含各种晶体管或放大器以检测及放大信号差。存储器单元205的检测到的逻辑状态可经提供为感测组件250的输出(例如，提供到输入/输出260)，且可向包含存储器裸片200的存储器装置110的另一组件(例如装置存储器控制器155)指示检测到的逻辑状态(例如，直接地或使用本地存储器控制器 265)。在一些情况中，感测组件250可与行解码器225、列解码器230及/或板驱动器235 电子通信。感测组件250可经由呈源极跟随器配置的晶体管与存储器单元205选择性地耦合。晶体管可提升与存储器单元205相关联的电压，且可与感测组件250耦合以转移经提升电压。感测组件250可接收及移位经提升电压且可比较经移位电压与参考电压以确定存储器单元205的逻辑状态。

本地存储器控制器265可通过各种组件(例如行解码器225、列解码器230、板驱动器235及感测组件250)控制存储器单元205的操作。本地存储器控制器265可为参考图 1描述的本地存储器控制器165的实例。在一些情况中，行解码器225、列解码器230 及板驱动器235及感测组件250中的一或多者可与本地存储器控制器265共同定位。本地存储器控制器265可经配置以从外部存储器控制器105(或参考图1描述的装置存储器控制器155)接收一或多个命令及/或数据、将命令及/或数据转译成可由存储器裸片200 使用的信息、对存储器裸片200执行一或多个操作及响应于执行一或多个操作而将数据从存储器裸片200传送到外部存储器控制器105(或装置存储器控制器155)。本地存储器控制器265可生成行、列及/或板线地址信号以激活目标字线210、目标数字线215及目标板线220。本地存储器控制器265还可生成且控制存储器裸片200的操作期间使用的各种电压或电流。一般来说，本文中所论述的施加电压或电流的振幅、形状或持续时间可经调整或改变且可因操作存储器裸片200中所论述的各种操作而不同。存储器控制器可操作以在感测操作期间经由呈源极跟随器配置的晶体管的一或多个寄生电容提升存储器单元205电压。存储器控制器也可操作以在感测操作期间经由感测组件250的一或多个电容器移位经提升电压。

在一些情况中，本地存储器控制器265可经配置以对存储器裸片200的一或多个存储器单元205执行写入操作(例如编程操作)。在写入操作期间，存储器裸片200的存储器单元205可经编程以存储所要逻辑状态。在一些情况中，多个存储器单元205可在单个写入操作期间编程。本地存储器控制器265可激活目标字线210、目标数字线215及/ 或目标板线220(例如，将电压施加于字线210、数字线215或板线220)以在写入操作期间将指定信号(例如电压)施加于数字线215及将指定信号(例如电压)施加于板线220以将指定状态存储于存储器单元205的电容器240中，指定状态指示所要逻辑状态。

本地存储器控制器265可经配置以对存储器裸片200的一或多个存储器单元205执行读取操作(例如感测操作)。在读取操作期间，可确定存储于存储器裸片200的存储器单元205中的逻辑状态。在一些情况中，可在单个读取操作期间感测多个存储器单元205。本地存储器控制器265可识别对其执行读取操作的目标存储器单元205。本地存储器控制器265可识别与目标存储器单元205电子通信的目标字线210、目标数字线215及/ 或目标板线220(例如目标存储器单元205的地址)。本地存储器控制器265可激活目标字线210、目标数字线215及/或目标板线220(例如，将电压施加于字线210、数字线 215及/或板线220)以存取目标存储器单元205。目标存储器单元205可响应于加偏压于存取线将信号传送到感测组件250。感测组件250可放大信号。本地存储器控制器265 可触发感测组件250(例如，锁存感测组件)且借此比较从存储器单元205接收的信号与参考信号255。基于所述比较，感测组件250可确定存储于存储器单元205上的逻辑状态。作为读取操作的部分，本地存储器控制器265可将存储于存储器单元205上的逻辑状态传送到外部存储器控制器105(或装置存储器控制器)。

在读取操作的感测部分期间，与存储器单元205耦合的晶体管可将与存储器单元205 相关联的第一电压提升到第二电压(例如，经由晶体管的一或多个寄生电容)。耦合晶体管及感测组件250的晶体管可经接通及断开以便在感测组件250的第一节点上产生第二电压且接着隔离感测组件250与晶体管。第二电压可在可与电容器的第一板耦合的感测组件250的第一节点处移位到第三电压。电容器的第二板可与移位节点耦合，且移位节点可经驱动到更低电压以便在第一节点处将第二电压移位到第三电压(例如，经由电容器)。类似提升及移位操作可经执行以在感测组件250的第二节点上产生参考电压，且感测组件250可通过比较第三电压与参考电压(例如，通过锁存或触发第三电压及参考电压)来感测存储器单元的状态。

图3A及3B说明根据本文中揭示的各种实例的具有磁滞曲线300-a及300-b的铁电存储器单元的非线性电性质的实例。磁滞曲线300-a及300-b分别说明实例铁电存储器单元写入及读取过程。磁滞曲线300-a及300-b描绘依据电压差V而变化的存储于铁电电容器(例如参考图2描述的电容器240)上的电荷Q。

铁电材料的特征为自发电极化，即，其在缺少电场的情况下维持非零电极化。实例铁电材料包含钛酸钡(BaTiO₃)、钛酸铅(PbTiO₃)、锆钛酸铅(PZT)及钽酸锶铋(SBT)。本文描述的铁电电容器可包含这些或其它铁电材料。铁电电容器内的电极化导致铁电材料的表面处的净电荷且通过电容器端子吸引相反电荷。因此，将电荷存储于铁电材料与电容器端子的界面处。因为可在缺少外加电场的情况下较长时间甚至无限期维持电极化，所以可比(例如)用于DRAM阵列中的电容器大幅减少电荷泄漏。此可减少执行刷新操作的需要。

可从电容器的单个端子的观点理解磁滞曲线300-a及300-b。举例来说，如果铁电材料具有负极化，那么正电荷积累于端子处。同样地，如果铁电材料具有正极化，那么负电荷积累于端子处。另外，磁滞曲线300-a及300-b中的电压表示跨电容器的电压差且是定向的。举例来说，可通过将正电压施加于考虑中的端子(例如单元板)且使第二端子 (例如单元底部)维持接地(或约0伏特(0V))来实现正电压。可通过使考虑中的端子维持接地且将正电压施加于第二端子来施加负电压，即，可施加正电压来使考虑中的端子负极化。类似地，可将两个正电压、两个负电压或正电压及负电压的任何组合施加于适当电容器端子以产生磁滞曲线300-a及300-b中所展示的电压差。

如磁滞曲线300-a中所描绘，铁电材料可使用零电压差来维持正或负极化，从而导致两种可能充电状态：电荷状态305及电荷状态310。根据图3A及3B的实例，电荷状态305表示逻辑0且电荷状态310表示逻辑1。在一些实例中，相应电荷状态的逻辑值可经反转以适应用于操作存储器单元的其它方案。

可通过控制铁电材料的电极化且因此控制电容器端子上的电荷(通过施加电压)来将逻辑0或1写入到存储器单元。举例来说，跨电容器施加净正电压315导致电荷积累，直到达到电荷状态305-a。一旦移除电压315，则电荷状态305-a依路径320变化，直到其在零电压处达到电荷状态305。类似地，通过施加导致电荷状态310-a的净负电压325 来写入电荷状态310。在移除负电压325之后，电荷状态310-a依路径330变化，直到其在零电压处达到电荷状态310。电荷状态305-a及310-a也可称为剩余极化(Pr)值，即，在移除外部偏压(例如电压)之后保留的极化(或电荷)。矫顽电压是电荷(或极化)为零时的电压。

为了读取或感测铁电电容器的存储状态，可跨电容器施加电压。作为响应，存储电荷Q改变且变化程度取决于初始电荷状态，即，最终存储电荷(Q)取决于最初是存储电荷状态305-b还是310-b。举例来说，磁滞曲线300-b说明两种可能存储的电荷状态305-b 及310-b。可跨电容器240施加电压335，如参考图2论述。在其它情况中，可将固定电压施加于单元板，且尽管描绘为正电压，但电压335可为负的。响应于电压335，电荷状态305-b可依路径340变化。同样地，如果最初存储电荷状态310-b，那么其依路径 345变化。电荷状态305-c及电荷状态310-c的最终位置取决于包含特定感测方案及电路系统的一或多个因素。

在一些情况中，最终电荷可取决于连接到存储器单元的数字线的本征电容。举例来说，如果将电容器电连接到数字线且施加电压335，那么数字线的电压可归因于其本征电容而升高。感测组件处测量的电压可不等于电压335，而是可取决于数字线的电压。因此，磁滞曲线300-b上的最终电荷状态305-c及310-c的位置可取决于数字线的电容且可通过负载线分析来确定，即，可依据数字线电容来界定电荷状态305-c及310-c。因此，电容器的电压(电压350或电压355)可不同且可取决于电容器的初始状态。

可通过比较数字线电压与参考电压来确定电容器的初始状态。数字线电压可为电压 335与跨电容器的最终电压(电压350或电压355)之间的差，即，电压335与电压350之间的差或电压335与电压355之间的差。参考电压可经生成使得其量值在两个可能数字线电压的两个可能电压之间以确定经存储逻辑状态，即，数字线电压是高于还是低于参考电压。在由感测组件比较之后，可确定感测到的数字线电压高于或低于参考电压，且可确定铁电存储器单元的经存储逻辑值(即，逻辑0或1)。

在一些情况中，铁电存储器单元可在读取操作之后维持初始逻辑状态。举例来说，如果存储电荷状态305-b，那么电荷状态可在读取操作期间依路径340变化到电荷状态305-c，且在移除电压335之后，电荷状态可通过在相反方向上依路径340变化来返回到初始电荷状态305-b。在一些情况中，铁电存储器单元可在读取操作之后丢失其初始逻辑状态。举例来说，如果存储电荷状态310-b，那么电荷状态可在读取操作期间依路径 345变化到电荷状态305-c，且在移除电压335之后，电荷状态可通过依路径340变化来释放到电荷状态305-b。

磁滞曲线300-b说明读取经配置以存储电荷状态305-b及电荷状态310-b的存储器单元的实例。读取电压335可经由参考图2描述的数字线215及板线220施加为(例如) 电压差。磁滞曲线300-b可说明其中读取电压335是负电压差Vcap(例如，其中 Vbottom-Vplate是负的)的读取操作。跨电容器的负读取电压可称为“板高”读取操作，其中板线220最初处于高电压，且数字线215最初处于低电压(例如接地电压)。尽管读取电压335经展示为跨铁电电容器240的负电压，但在替代操作中，读取电压可为跨铁电电容器240的正电压，其可称为“板低”读取操作。

可在选择存储器单元205(例如，通过激活参考图2描述的切换组件245)时跨铁电电容器240施加读取电压335。一旦将读取电压335施加于铁电电容器240，则电荷可经由数字线215及板线220流入到铁电电容器240中或从铁电电容器240流出，且不同电荷状态可取决于铁电电容器240是处于电荷状态305-a(例如逻辑1)还是电荷状态 310-a(例如逻辑0)来产生。

在读取操作的感测部分期间，从存储器单元产生的信号可使用呈源极跟随器配置的晶体管的一或多个寄生电容从第一电压提升到第二电压。第二电压可使用电容器在感测组件的第一节点处移位到第三电压。电容器的第一板可与第一节点耦合，且电容器的第二板可与移位节点耦合。移位节点可经驱动到更低电压以在第一节点处将第二电压移位到第三电压(例如，经由电容器)。

图4说明根据本文中揭示的实例的支持用于存储器单元的感测技术的电路图400的实例。在一些实例中，电路图400可表示存储器装置的部分，其中存储器装置可包含存储器裸片的组件，如参考图2描述。举例来说，电路图400可与存储器单元405相关联，存储器单元405可为参考图2及3描述的存储器单元的实例。电路图400也可包含字线 210-a、数字线215-a及感测组件435(例如锁存器)，其可与存储器单元405耦合且可为参考图2描述的字线210、数字线215及感测组件的实例。电路图400中说明的电路可经配置以执行存储器单元405的一或多个感测操作以感测存储于存储器单元405上的逻辑状态。

举例来说，可通过将电压施加于字线210-a激活晶体管430-a，借此将数字线215-a连接到存储器单元405。也可激活共源共栅410(例如，来自存储器单元405的电流可流入到共源共栅410中)，从而经由呈源极跟随器配置的晶体管420将存储器单元405耦合到感测组件435。一旦激活晶体管420(例如，经由晶体管430-b)，则与存储器单元405 的逻辑状态相关联的电压信号可经集成于集成节点415上(例如，以产生更高电压信号) 且传送到感测组件435。一旦在集成节点415上产生电压信号，则数字线215-a可与集成节点415断开(例如，通过取消激活共源共栅410)。也可取消激活晶体管430-c(例如晶体管)以隔离感测组件435与晶体管420，且感测组件435可通过比较电压信号与参考电压(例如，通过锁存或触发电压信号及参考电压)感测存储器单元405的逻辑状态。

与存储器单元405相关联的第一电压可提升到第二电压(例如，经由集成)，第二电压可在到达感测组件435之前移位到第三电压(例如低于第二电压的电压)。提升及移位可使第三电压能够从存储器单元产生降低位错误率的信号，且可使第三电压能够对应于由感测组件435采用的电压电平。以此方式，来自存储器单元的信号的大小可较大，而感测组件的大小及组件可较小。在一些实例中，提升及移位可由定位于存储器单元405 与感测组件435之间的额外电容器执行。然而，额外电容器会增大存储器装置的占用面积，或者，如果额外电容器的尺寸减小，那么其提升及移位相应电压的能力会降低。因此，在一些情况中，存储器装置的占用面积可通过使用晶体管420的寄生电容425将第一电压提升到第二电压及使用与感测组件435相关联的一或多个电容器440将第二电压移位到第三电压来减小。

举例来说，如上文描述，可激活晶体管430-a及共源共栅410，且可激活晶体管430-b 以接通晶体管420(例如，其中晶体管420可呈源极跟随器配置)。当晶体管430-b接通时，与晶体管420相关联的寄生电容425-a及/或425-b可提升与存储器单元405相关联的第一电压。在一些情况中，寄生电容425-a及425-b可表示电路的物理组件。在一些情况中，寄生电容425-a及425-b可不表示电路的物理组件，而是可表示与晶体管420 的一或多个物理组件相关联的寄生电容。在一个实例中，晶体管420的漏极及源极可在晶体管430-b接通时从接地状态转变到高电压状态。此转变可使用与晶体管420的MOS 相关联的寄生电容425-a及425-b将第一电压提升到第二电压。因而，第二电压(例如第二电压信号)可跨寄生电容425-a及425-b(例如，主要在寄生电容425-a上)经产生于集成节点415上。

在一些实例中，可接通晶体管430-c(例如晶体管)，使得第二电压也可施加于感测组件435的第一节点445-a。一旦在第一节点445-a上产生第二电压，则可断开晶体管 430-c，使得感测组件435可与晶体管420及存储器单元405隔离。第二电压可在第一节点445-a处移位到第三电压，其中第一节点445-a可与电容器440-a的第一板耦合。电容器440-a可存储与存储器单元405相关联的数据，如由第二或第三电压表示。在一些情况中，电容器440-a的第二板可与移位节点450耦合，且移位节点450可经驱动到更低电压以便在第一节点445-a处将第二电压移位到第三电压(例如，经由电容器440-a)。可对感测组件435的第二节点445-b执行类似移位操作，其中第二节点445-b可经配置以产生参考电压，且可与电容器440-b及移位节点450耦合。感测组件435可通过比较第三电压与参考电压(例如，通过锁存或触发第三电压及参考电压)感测存储器单元405的逻辑状态。

可从使用寄生电容425将第一电压提升到第二电压及从使用移位节点450及电容器 440-a将第二电压移位到第三电压实现若干益处，如由电路图400说明。在一些情况中，益处可包含减小存储器装置的面积，这也可减少制造时间及成本。在一些情况中，可减少集成节点415上的寄生效应量(例如，因为可缩减耦合集成节点415与共源共栅410 的电路系统)。减少集成节点415上的寄生效应量可使电路能够比使用额外电容器更快且更准确地产生升压。

图5说明根据本文中揭示的实例的支持用于存储器单元的感测技术的电路图500的实例。在一些实例中，电路图500可表示存储器装置的部分，其中存储器装置可包含存储器裸片的组件，如参考图2描述。举例来说，电路图500可与存储器单元505相关联，存储器单元505可为参考图2及3描述的存储器单元的实例。电路图500也可包含字线 210-b、数字线215-b及感测组件535(例如锁存器)，其可与存储器单元505耦合且可为参考图2描述的字线210、数字线215及感测组件的实例。在一些情况中，电路图500 的部分可表示电路图400的部分。存储器装置可采用电路图500中说明的电路的部分执行关于存储器单元505的一或多个感测操作(例如，以便感测存储器单元505的逻辑状态)。

如上文参考图4描述，存储器装置的占用面积可通过使用各种电路组件提升及移位与存储器单元505相关联的电压来减小。举例来说，与存储器单元相关联的第一电压可使用第一晶体管520-a的第一寄生电容525(例如525-a及/或525-b)提升到第二电压，且第二电压可使用与感测组件535相关联的一或多个电容器540移位到第三电压。存储器装置的占用面积可通过对参考电压源执行类似操作来减小。举例来说，第一参考电压可使用第二晶体管520-b的第二寄生电容525(例如525-c及/或525-d)提升到第二参考电压，且第二参考电压可使用与感测组件535相关联的一或多个电容器540移位到第三参考电压。

如上文参考图4描述，存储器装置可激活晶体管530-a(例如，经由字线210-b)及共源共栅510-a以耦合存储器单元505与感测组件535。存储器装置也可激活晶体管530-b 以接通第一晶体管520-a(例如，其中晶体管520-a可呈源极跟随器配置)。当晶体管530-b 接通时，与第一晶体管520-a相关联的寄生电容525-a及/或525-b(例如第一寄生电容525) 可将与存储器单元505相关联的第一电压提升到第二电压。在一些情况中，寄生电容 525-a及525-b可表示电路的物理组件。在一些情况中，寄生电容525-a及525-b可不表示电路的物理组件，而是可表示与第一晶体管520-a的一或多个物理组件相关联的寄生电容。第二电压(例如第二电压信号)可跨寄生电容525-a及525-b产生于第一集成节点 515-a上。

在一些实例中，可接通晶体管530-c(例如晶体管)，使得第二电压也可施加于感测组件535的第一节点545-a。一旦在第一节点545-a上产生第二电压，则可断开晶体管 530-c，使得感测组件535可与第一晶体管520-a及存储器单元505隔离。第二电压可在第一节点545-a处移位到第三电压，其中第一节点545-a可与第一电容器540-a的第一板耦合。第一电容器540-a可存储与存储器单元505相关联的数据，如由第二或第三电压表示。在一些情况中，第一电容器540-a的第二板可与移位节点550耦合，且移位节点 550可经驱动到更低电压以便在第一节点545-a处将第二电压移位到第三电压(例如，经由第一电容器540-a)。可同时执行类似操作以在感测组件535的第二节点545-b上产生参考电压，如下文描述。

举例来说，存储器装置可激活晶体管530-e(例如晶体管)以耦合参考电压源555与感测组件535。存储器装置也可激活晶体管530-f以接通第二晶体管520-b(例如，其中晶体管520-b可呈源极跟随器配置)。当晶体管530-f接通时，与第二晶体管520-b相关联的寄生电容525-c及/或525-d(例如第二寄生电容525)可将与参考电压源555相关联的第一参考电压提升到第二参考电压。

在一些情况中，寄生电容525-c及525-d可表示电路的物理组件。在一些情况中，寄生电容525-c及525-d可不表示电路的物理组件，而是可表示与第二晶体管520-b的一或多个物理组件相关联的寄生电容。在一个实例中，第二晶体管520-b的漏极及源极可在晶体管530-f接通时从接地状态转变到高电压状态。此转变可使用与第二晶体管 520-b的MOS相关联的寄生电容525-c及525-d将第一参考电压提升到第二参考电压。因而，第二参考电压(例如第二参考电压信号)可跨寄生电容525-c及525-d产生于第二集成节点515-b上。

在一些实例中，可接通晶体管530-d(例如晶体管)，使得第二参考电压也可施加于感测组件535的第二节点545-b。一旦在第二节点545-b上产生第二参考电压，则可断开晶体管530-d，使得感测组件535可与第二晶体管520-b及参考电压源555隔离。第二参考电压可在第二节点545-b处移位到第三参考电压，其中第二节点545-b可与第二电容器540-b的第一板耦合。第二电容器540-b可存储与参考电压源555相关联的数据，如由第二或第三参考电压表示。在一些情况中，第二电容器540-b的第二板可与移位节点550耦合，且移位节点550可经驱动到更低电压以便在第二节点545-b处将第二参考电压移位到第三参考电压(例如，经由第二电容器540-b)。感测组件535可通过比较第三电压与第三参考电压(例如，通过锁存或触发第三电压及第三参考电压)感测存储器单元 505的逻辑状态。在一些情况中，存储器装置可经配置使得第三电压及第三参考电压同时产生，且使得两个电压可在相同时刻被取样。

可从由电路图500说明的电路实现若干益处。在一些情况中，益处可包含减小存储器装置的面积，这也可减少制造时间及成本。在一些情况中，可减少集成节点515上的寄生效应量(例如，因为可缩减耦合集成节点515-a与共源共栅510且耦合集成节点515-b 与晶体管530-e的电路系统)。减少集成节点515上的寄生效应量可使电路能够更快且更准确地产生升压。此外，第三电压及第三参考电压可同时产生，这可允许存储器装置在一个步骤中从参考电压源555及存储器单元505取样信号，这可减少延时且增加存储器装置的读取及/或写入时间。

图6说明根据本文中揭示的实例的支持用于存储器单元的感测技术的时序图600的实例。时序图600说明读取操作期间的过程，例如在读取操作的一或多个感测部分期间。感测操作可对应于t1到t6之间的时间周期，其包含第一阶段650到第五阶段670。读取操作及其它操作可延伸到t6之后的时间周期。时序图600展示可说明用于存储器单元感测的技术的各种电压。电压可与可对应于电路图400及/或500的一或多个电路的组件相关联且参考图4及5描述。时序图600可另外或替代地说明与存储器装置相关联的各种电压，存储器装置可为参考图1描述的存储器装置的实例。时序图600可说明在t2使用呈源极跟随器配置的晶体管的寄生电容提升存储器单元电压的方法。时序图600也可说明在t5使用耦合到感测组件的一或多个电容器的移位节点移位经提升电压的方法。

在初始阶段645(例如，在t0开始)(其也可称为空闲周期)期间，可使数字线电压(VDL)605及其它电压保持恒定电压(例如，在恒定电压的阈值内)。在一些情况中，恒定电压可为0伏特、正电压或负电压。初始阶段可表示读取操作及对应感测操作开始之前的时间。数字线电压605可为施加于参考图2、4及5描述的数字线215或测量于数字线215上的电压的实例。

在t1，第一阶段650可开始。可将电压施加于数字线(例如数字线215)，使得VDL605 可从恒定初始电压驱动到经激活电压(VACT)。数字线可用于存取存储器单元用于读取及感测操作(例如，经由VDL 605)。举例来说，数字线可经由呈源极跟随器配置的晶体管(参考图4及5描述的晶体管420及520)耦合存储器单元与感测组件。

在t2，第二阶段655可在与晶体管耦合的第二晶体管(例如参考图4描述的晶体管430-b)通过施加开关电压610(例如VSWITCH)接通时开始。开关电压610可从高电压移动到低电压以在第二晶体管是p型晶体管时接通第二晶体管。在其它实例中，当第二晶体管是n型晶体管时，开关电压610可从低电压移动到高电压以激活第二晶体管。当第二晶体管接通(例如，在t2或在t2之后)时，与晶体管相关联的寄生电容可将与存储器单元相关联的第一电压提升到第二电压(例如，在t2或在t2之后)，其中第一及第二电压可基于由存储器单元存储的逻辑状态。在一个实例中，晶体管的漏极及源极可在第二晶体管接通时从接地状态转变到高电压状态，这可通过与晶体管的MOS相关联的反馈寄生电容将第一电压提升到第二电压。晶体管可与集成节点及源极跟随器节点耦合，使得集成节点(例如参考图4描述的晶体管420与共源共栅410之间的节点)的电压(VIN)625及源极跟随器节点(例如参考图4描述的晶体管420与晶体管430-c之间的节点)的电压 (VSFN)630可在第二晶体管接通时提升。在一些情况中，VIN 625可高于VSFN 630。

当第二晶体管接通晶体管(例如，在t2或在t2之后)时，VIN 625可从第一电压提升到第二电压(例如，在t2或在t2之后)，其中第一电压及第二电压可基于存储器单元的逻辑状态。在其中存储器单元存储逻辑状态“1”的第一实例中，VIN 625-a可提升到与逻辑状态“1”相关联的第二电压(VB,1)。在其中存储器单元存储逻辑状态“0”的第二实例中，VIN625-b可提升到与逻辑状态“0”相关联的第二电压(VB,0)。VSFN 630也可基于存储器单元的逻辑状态从第一电压提升到第二电压(例如，在t2或在t2之后)。在一个实例中，如果存储器单元存储任一逻辑状态，那么VSFN 630-a或VSFN 630-b可提升到与逻辑状态“1”相关联的第二电压(VB,SF,1)。如果存储器单元存储逻辑状态“1”，那么第二电压可保持在VB,SF,1，而如果存储器单元存储逻辑状态“0”，那么第二电压可在t3或在t3之后下降到与逻辑状态“0”相关联的电压(VB,SF,0)。

在t3，第三阶段660可开始，且可激活选择性地耦合晶体管与感测组件的隔离器晶体管(例如参考图4及5描述的晶体管430-c或530-c或530-c)(例如，通过在t3或在t3 之后施加隔离晶体管电压(VISO)615)。隔离器晶体管可耦合感测组件的第一节点与晶体管(例如，可耦合感测组件与源极跟随器节点)。因而，感测组件的第一节点(例如参考图 4及5描述的节点445-a及545-b)的电压635(例如VSNS,1)可上升到与VSFN 630相同的电压(例如，在t3或在t3之后)。举例来说，如果存储器单元的逻辑状态是“1”，那么 VSNS,1 635-a可升到VB,SF,1，或如果存储器单元的逻辑状态是“0”，那么VSNS,1 635-b 可升到VB,SF,0。如参考图5描述，第二隔离器晶体管(例如参考图5描述的530-d)可将感测组件的第二节点耦合到参考电压源(例如，经由呈源极跟随器配置的第二晶体管)。因而，感测组件的第二节点的电压(VSNS,2)640可在t3或在t3之后升到参考电压。

在t4，第四阶段665可开始，且可取消激活隔离器晶体管(例如，在t4或在t4之后)，其可隔离感测组件与晶体管。也可取消激活第二隔离器晶体管，这可隔离感测组件与参考电压源及第二晶体管。在一些情况中，隔离感测组件可导致略低VSNS,1 635及VSNS,2 640，如在t4说明。在一些情况中，VSNS,1 635及VSNS,2 640的变化可较小或无法检测到。

在t5，第五阶段670可开始，且可移位移位节点(例如参考图4及5描述的移位节点450或550)的电压620(例如VSN)(例如，在t5或在t5之后)以便移位VSNS,1 635及 VSNS,2640。在一些情况中，移位节点可耦合到感测组件的第一及第二节点中的一者或两者，使得降低VSN 620可移位或降低VSNS,1 635及VSNS,2 640。移位节点可经由第一电容器耦合到感测组件的第一节点，使得VSNS,1 635可经由第一电容器移位。移位节点也可经由第二电容器耦合到感测组件的第二节点，使得VSNS,2 640可经由第二电容器移位。在一个实例中，VSNS,1 635-a可经移位到对应于逻辑状态“1”的电压(VS,1)。在一些情况中，VS,1可为与电压VB,SF,0相同的电压或接近电压VB,SF,0，且在其它情况中，VS,1可不同于VB,SF,0。在另一实例中，VSNS,1 635-b可经移位到对应于逻辑状态“0”的电压(VS,0)。VSNS,2 640也可经移位到不同电压(例如，移位到更低电压)。在一些情况中，经移位VSNS,1 635及VSNS,2 640可对应于可使感测组件能够感测存储器单元的逻辑状态的电压电平。

在t6或在t6之后，感测组件可使用VSNS,1 635(例如VSNS,1 635-a或VSNS,1 635-b) 及VSNS,2 640触发且可感测存储器单元的逻辑状态。读取操作可在t6之后继续与读取存储器单元的逻辑状态相关联的一或多个其它操作。

图7展示根据本文中揭示的实例的支持用于存储器单元的感测技术的存储器装置705的框图700。存储器单元705可为参考图4到6描述的存储器装置的方面的实例。存储器装置705可包含耦合组件710、电压增大组件715、隔离组件720、电压调整组件 725及读取组件730。这些模块中的每一者可彼此直接或间接通信(例如，经由一或多个总线)。

耦合组件710可耦合呈源极跟随器配置的晶体管的栅极与存储器单元以将第一电压施加于晶体管的栅极。在一些实例中，耦合组件710可耦合呈源极跟随器配置的第二晶体管的栅极与参考电压源以将第一参考电压施加于第二晶体管的栅极。在一些实例中，耦合组件710可激活存储器单元的共源共栅，其中耦合栅极与存储器单元是基于激活共源共栅。在一些实例中，耦合组件710可将激活电压施加于存储器单元的字线，其中耦合栅极与存储器单元是基于将激活电压施加于字线。

电压增大组件715可在耦合栅极与存储器单元之后基于与晶体管相关联的寄生电容将晶体管的第一节点增大到第二电压。在一些实例中，电压增大组件715可基于与晶体管相关联的寄生电容执行第一电压的信号集成，其中将晶体管的第一节点增大到第二电压是基于执行信号集成。在一些实例中，电压增大组件715可基于耦合晶体管的栅极与存储器单元来耦合晶体管的第二节点与电压源，其中将第一节点增大到第二电压是基于耦合第二节点与电压源。在一些实例中，电压增大组件715可激活与电压源及晶体管的第二节点耦合的第二晶体管。在一些实例中，基于耦合第二晶体管的栅极与参考电压源，电压增大组件715可基于与第二晶体管相关联的寄生电容将第二晶体管的第一节点增大到第二参考电压。

隔离组件720可基于将第一节点增大到第二电压来隔离锁存器与晶体管的第一节点。在一些实例中，隔离组件720可基于将第二晶体管的第一节点增大到第二参考电压来隔离锁存器与第二晶体管的第一节点。

电压调整组件725可在锁存器的节点处基于隔离锁存器与第一节点来将第二电压调整到第三电压。在一些实例中，电压调整组件725可基于隔离锁存器与第一节点来将信号施加于电容器的第一板，电容器包含与锁存器的节点耦合的第二板，其中将第二电压调整到第三电压是基于施加信号。在一些实例中，电压调整组件725可在锁存器的第二节点处基于隔离锁存器与第二晶体管的第一节点来将第二参考电压调整到第三参考电压。

读取组件730可基于将第二电压调整到第三电压来确定由存储器单元存储的逻辑状态。在一些实例中，读取组件730可比较第三电压与第三参考电压，其中确定由存储器单元存储的逻辑状态是基于比较第三电压与第三参考电压。

图8展示说明根据本文中揭示的实例的支持用于存储器单元的感测技术的一或多种方法800的流程图。方法800的操作可由本文中描述的存储器装置或其组件实施。举例来说，方法800的操作可由参考图7描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件执行所描述功能。另外或替代地，存储器装置可使用专用硬件执行所描述功能的方面。

在805，存储器装置可耦合呈源极跟随器配置的晶体管的栅极与存储器单元以将第一电压施加于晶体管的栅极。操作805可根据本文中描述的方法执行。在一些实例中，操作805的方面可由参考图7描述的耦合组件执行。

在810，存储器装置可在耦合栅极与存储器单元之后基于与晶体管相关联的寄生电容将晶体管的第一节点增大到第二电压。操作810可根据本文中描述的方法执行。在一些实例中，操作810的方面可由参考图7描述的电压增大组件执行。

在815，存储器装置可基于将第一节点增大到第二电压来隔离锁存器与晶体管的第一节点。操作815可根据本文中描述的方法执行。在一些实例中，操作815的方面可由参考图7描述的隔离组件执行。

在820，存储器装置可在锁存器的节点处基于隔离锁存器与第一节点来将第二电压调整到第三电压。操作820可根据本文中描述的方法执行。在一些实例中，操作820的方面可由参考图7描述的电压调整组件执行。

在825，存储器装置可基于将第二电压调整到第三电压来确定由存储器单元存储的逻辑状态。操作825可根据本文中描述的方法执行。在一些实例中，操作825的方面可由参考图7描述的读取组件执行。

在一些实例中，本文中描述的设备可执行一或多种方法，例如方法800。设备可包含用于以下各者的特征、构件或指令(例如存储可由处理器执行的指令的非暂时性计算机可读媒体)：耦合呈源极跟随器配置的晶体管的栅极与存储器单元以将第一电压施加于晶体管的栅极；在耦合栅极与存储器单元之后，基于与晶体管相关联的寄生电容将晶体管的第一节点增大到第二电压；基于将第一节点增大到第二电压来隔离锁存器与晶体管的第一节点；在锁存器的节点处基于隔离锁存器与第一节点来将第二电压调整到第三电压；及基于将第二电压调整到第三电压来确定由存储器单元存储的逻辑状态。

本文中描述的方法800及设备的一些实例可进一步包含用于基于与晶体管相关联的寄生电容执行第一电压的信号集成的操作、特征、构件或指令，其中将晶体管的第一节点增大到第二电压可基于执行信号集成。

本文中描述的方法800及设备的一些实例可进一步包含用于基于耦合晶体管的栅极与存储器单元来耦合晶体管的第二节点与电压源的操作、特征、构件或指令，其中将第一节点增大到第二电压可基于耦合第二节点与电压源。

在本文中描述的方法800及设备的一些实例中，耦合晶体管的第二节点与电压源进一步可包含用于激活与电压源及晶体管的第二节点耦合的第二晶体管的操作、特征、构件或指令。

本文中描述的方法800及设备的一些实例可进一步包含用于基于隔离锁存器与第一节点来将信号施加于电容器的第一板的操作、特征、构件或指令，电容器包含与锁存器的节点耦合的第二板，其中将第二电压调整到第三电压可基于施加信号。

本文中描述的方法800及设备的一些实例可进一步包含用于以下各者的操作、特征、构件或指令：耦合呈源极跟随器配置的第二晶体管的栅极与参考电压源以将第一参考电压施加于第二晶体管的栅极；基于耦合第二晶体管的栅极与参考电压源，基于与第二晶体管相关联的寄生电容将第二晶体管的第一节点增大到第二参考电压；基于将第二晶体管的第一节点增大到第二参考电压来隔离锁存器与第二晶体管的第一节点；及在锁存器的第二节点处基于隔离锁存器与第二晶体管的第一节点来将第二参考电压调整到第三参考电压。

本文中描述的方法800及设备的一些实例可进一步包含用于比较第三电压与第三参考电压的操作、特征、构件或指令，其中确定由存储器单元存储的逻辑状态可基于比较第三电压与第三参考电压。

本文中描述的方法800及设备的一些实例可进一步包含用于激活存储器单元的共源共栅的操作、特征、构件或指令，其中耦合栅极与存储器单元可基于激活共源共栅。

本文中描述的方法800及设备的一些实例可进一步包含用于将激活电压施加于存储器单元的字线的操作、特征、构件或指令，其中耦合栅极与存储器单元可基于将激活电压施加于字线。

图9展示说明根据本文中揭示的实例的支持用于存储器单元的感测技术的一或多种方法900的流程图。方法900的操作可由本文中描述的存储器装置或其组件实施。举例来说，方法900的操作可由参考图7描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件执行所描述功能。另外或替代地，存储器装置可使用专用硬件执行所描述功能的方面。

在905，存储器装置可耦合呈源极跟随器配置的晶体管的栅极与存储器单元以将第一电压施加于晶体管的栅极。操作905可根据本文中描述的方法执行。在一些实例中，操作905的方面可由参考图7描述的耦合组件执行。

在910，存储器装置可在耦合栅极与存储器单元之后基于与晶体管相关联的寄生电容将晶体管的第一节点增大到第二电压。操作910可根据本文中描述的方法执行。在一些实例中，操作910的方面可由参考图7描述的电压增大组件执行。

在915，存储器装置可基于与晶体管相关联的寄生电容执行第一电压的信号集成，其中将晶体管的第一节点增大到第二电压是基于执行信号集成。操作915可根据本文中描述的方法执行。在一些实例中，操作915的方面可由参考图7描述的电压增大组件执行。

在920，存储器装置可基于将第一节点增大到第二电压来隔离锁存器与晶体管的第一节点。操作920可根据本文中描述的方法执行。在一些实例中，操作920的方面可由参考图7描述的隔离组件执行。

在925，存储器装置可在锁存器的节点处基于隔离锁存器与第一节点来将第二电压调整到第三电压。操作925可根据本文中描述的方法执行。在一些实例中，操作925的方面可由参考图7描述的电压调整组件执行。

在930，存储器装置可基于将第二电压调整到第三电压来确定由存储器单元存储的逻辑状态。操作930可根据本文中描述的方法执行。在一些实例中，操作930的方面可由参考图7描述的读取组件执行。

图10展示说明根据本文中揭示的实例的支持用于存储器单元的感测技术的一或多种方法1000的流程图。方法1000的操作可由本文中描述的存储器装置或其组件实施。举例来说，方法1000的操作可由参考图7描述的存储器装置执行。在一些实例中，存储器装置可执行一组指令以控制存储器装置的功能元件执行所描述功能。另外或替代地，存储器装置可使用专用硬件执行所描述功能的方面。

在1005，存储器装置可耦合呈源极跟随器配置的第二晶体管的栅极与参考电压源以将第一参考电压施加于第二晶体管的栅极。操作1005可根据本文中描述的方法执行。在一些实例中，操作1005的方面可由参考图7描述的耦合组件执行。

在1010，基于耦合第二晶体管的栅极与参考电压源，存储器装置可基于与第二晶体管相关联的寄生电容将第二晶体管的第一节点增大到第二参考电压。操作1010可根据本文中描述的方法执行。在一些实例中，操作1010的方面可由参考图7描述的电压增大组件执行。

在1015，存储器装置可基于将第二晶体管的第一节点增大到第二参考电压来隔离锁存器与第二晶体管的第一节点。操作1015可根据本文中描述的方法执行。在一些实例中，操作1015的方面可由参考图7描述的隔离组件执行。

在1020，存储器装置可在锁存器的第二节点处基于隔离锁存器与第二晶体管的第一节点来将第二参考电压调整到第三参考电压。操作1020可根据本文中描述的方法执行。在一些实例中，操作1020的方面可由参考图7描述的电压调整组件执行。

应注意，上述方法描述可能实施方案，且可重新布置或否则修改操作及步骤，且其它实施方案是可能的。此外，可组合来自方法中的两者或两者以上的部分。

描述一种设备。所述设备可包含：存储器单元；晶体管，其呈源极跟随器配置且可与所述存储器单元选择性地耦合，所述晶体管包含用于增大从所述存储器单元接收到的信号的电压的寄生电容；锁存器，其可与所述晶体管选择性地耦合且经配置以确定由所述存储器单元存储的逻辑状态；及电容器，其与所述锁存器耦合且可与所述晶体管选择性地耦合，所述电容器经配置以调整由所述晶体管增大的所述电压。

所述设备的一些实例可包含电压源，其可与所述晶体管的第二节点选择性地耦合，其中所述晶体管的所述寄生电容基于选择性地耦合所述电压源与所述晶体管的所述第二节点来增大所述电压。所述设备的一些实例可包含第二晶体管，其与所述电压源及所述晶体管的所述第二节点耦合，所述第二晶体管经配置以选择性地耦合所述电压源与所述晶体管的所述第二节点。在一些实例中，所述电容器包含与移位节点耦合的第一板及与所述锁存器的第一节点耦合的第二板，所述移位节点经配置以接收信号来调整由所述晶体管增大的所述电压。

一些实例可进一步包含比较所述经调整电压与参考电压，其中确定由所述存储器单元存储的所述逻辑状态可基于比较所述经调整电压与所述参考电压。所述设备的一些实例可包含共源共栅，其与相关联于所述存储器单元的数字线耦合且经配置以选择性地耦合所述晶体管与所述数字线。所述设备的一些实例可包含字线，其与所述存储器单元耦合且经配置以选择性地耦合所述存储器单元与所述数字线。

描述一种设备。所述设备可包含：存储器单元；第一晶体管，其呈源极跟随器配置，所述第一晶体管可与所述存储器单元选择性地耦合，所述第一晶体管包含用于增大从所述存储器单元接收到的信号的电压的第一寄生电容；参考电压源；第二晶体管，其呈源极跟随器配置，所述第二晶体管可与所述参考电压源选择性地耦合，所述第二晶体管包含用于增大从所述参考电压源接收到的信号的电压的第二寄生电容；锁存器，其可与所述第一晶体管选择性地耦合且可与所述第二晶体管选择性地耦合，所述锁存器经配置以确定由所述存储器单元存储的逻辑状态；第一电容器，其与所述锁存器耦合且可与所述第一晶体管选择性地耦合，所述第一电容器经配置以调整由所述第一晶体管增大的所述电压；及第二电容器，其与所述锁存器耦合且可与所述第二晶体管选择性地耦合，所述第二电容器经配置以调整由所述第二晶体管增大的所述电压。

所述设备的一些实例可包含电压源，其可与所述第一晶体管的第二节点及所述第二晶体管的第二节点选择性地耦合。所述设备的一些实例可包含第三晶体管，其与所述电压源及所述第一晶体管的所述第二节点耦合，所述第三晶体管经配置以选择性地耦合所述电压源与所述第一晶体管的所述第二节点；及第四晶体管，其与所述电压源及所述第二晶体管的所述第二节点耦合，所述第四晶体管经配置以选择性地耦合所述电压源与所述第二晶体管的所述第二节点。

在一些实例中，所述第一电容器包含与移位节点耦合的第一板及与所述锁存器的第一节点耦合的第二板，所述移位节点经配置以接收第一信号以调整由所述第一晶体管增大的所述电压；且所述第二电容器包含与所述移位节点耦合的第一板及与所述锁存器的第二节点耦合的第二板，所述移位节点经配置以接收第二信号以调整由所述第二晶体管增大的所述电压。在一些实例中，所述第二信号可与所述第一信号相同。一些实例可进一步包含比较由所述第一电容器调整的所述电压与由所述第二电容器调整的所述电压，其中确定由所述存储器单元存储的所述逻辑状态可基于比较由所述第一电容器调整的所述电压与由所述第二电容器调整的所述电压。

所述设备的一些实例可包含共源共栅，其与相关联于所述存储器单元的数字线耦合且经配置以选择性地耦合所述第一晶体管与所述数字线。所述设备的一些实例可包含字线，其与所述存储器单元耦合且经配置以选择性地耦合所述存储器单元与所述数字线。所述设备的一些实例可包含第四晶体管，其与所述参考电压源及所述第二晶体管耦合，所述第四晶体管经配置以选择性地耦合所述参考电压源与所述第二晶体管。

本文描述的信息及信号可使用各种不同工艺及技术中的任何者表示。举例来说，可在整个以上描述中涉及的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合表示。一些图可将信号说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号总线，其中总线可具有各种位宽。

如本文中使用，术语“虚拟接地”指代保持约0伏特(0V)的电压但不与接地直接耦合的电路的节点。因此，虚拟接地的电压会暂时波动且在稳态下返回到约0V。虚拟接地可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)实施。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意味着连接到约0V。

术语“电子通信”、“导电接触”、“连接”及“耦合”可指代组件之间支持组件之间的信号流动的关系。如果组件之间存在可在任何时间支持组件之间的信号流动的任何导电路径，那么可认为组件彼此电子通信(或彼此导电接触或彼此连接或彼此耦合)。在任何给定时间，彼此电子通信(或彼此导电接触或彼此连接或彼此耦合)的组件之间的导电路径可为基于包含经连接组件的装置的操作的开路或闭路。经连接组件之间的导电路径可为组件之间的直接导电路径，或经连接组件之间的导电路径可为可包含中间组件(例如开关、晶体管或其它组件)的间接导电路径。在一些情况中，可例如在一时间内使用一或多个中间组件(例如开关或晶体管)中断经连接组件之间的信号流动。

术语“耦合”指代从组件之间的开路关系(其中信号目前不能通过导电路径传送于组件之间)移动到组件之间的闭路关系(其中信号能够通过导电路径传送于组件之间)的状态。当组件(例如控制器)将其它组件耦合在一起时，组件引发允许信号通过先前不准许信号流动的导电路径流动于其它组件之间的变化。

术语“隔离”指代组件之间的一种关系，其中信号目前不能流动于组件之间。如果组件之间存在开路，那么其彼此隔离。举例来说，当开关断开时，由定位于组件之间的开关分离的两个组件彼此隔离。当控制器使两个组件彼此隔离时，控制器带来防止信号使用先前准许信号流动的导电路径来流动于组件之间的变化。

如本文中使用，术语“电极”可指代电导体，且在一些情况中，可用作到存储器阵列的存储器单元或其它组件的电接点。电极可包含迹线、电线、导电线、导电层或在存储器阵列的元件或组件之间提供导电路径的类似物。

本文中论述的装置(包含存储器阵列)可经形成于例如硅、锗、硅锗合金、砷化镓、氮化镓等的半导体衬底上。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)或另一衬底上半导体材料外延层。衬底或衬底的子区域的导电性可通过使用各种化学物种(包含(但不限于) 磷、硼或砷)掺杂来控制。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法执行。

本文中论述的切换组件或晶体管可表示场效晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极及漏极可导电且可包括重掺杂(例如简并)半导体区域。源极及漏极可由轻掺杂半导体区域或通道分离。如果通道是n型(即，多数载子是电子)，那么FET可称为n型FET。如果通道是p型(即，多数载子是空穴)，那么FET可称为p型FET。通道可由绝缘栅极氧化物覆盖。通道导电性可通过将电压施加于栅极来控制。举例来说，将正电压或负电压分别施加于n型FET或p型FET可导致通道变成导电的。当将大于或等于晶体管的阈值电压的电压施加于晶体管栅极时，可“接通”或“激活”晶体管。当将小于晶体管的阈值电压的电压施加于晶体管栅极时，可“断开”或“取消激活”晶体管。

本文中陈述的描述连同附图描述实例配置且不代表可实施或在权利要求书的范围内的所有实例。本文中使用的术语“示范性”意味着“用作实例、例子或说明”，而非“优选的”或“优于其它实例”。详细描述包含用于提供对所描述技术的理解的具体细节。然而，可在没有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置以免模糊所描述实例的概念。

在附图中，类似组件或特征可具有相同参考标记。此外，相同类型的各种组件可由参考标记后接短划线及区分类似组件的第二标记区分。如果说明书中仅使用第一参考标记，那么描述适用于具有相同第一参考标记的类似组件中的任何一者，与第二参考标记无关。

结合本文中的揭示内容描述的各种说明性框及模块可由经设计以执行本文中描述的功能的通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合实施或执行。通用处理器可为微处理器，但替代地，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可经实施为计算装置的组合(例如DSP与微处理器的组合、多个微处理器的组合、一或多个微处理器结合DSP核心或任何其它此类配置)。

本文中描述的功能可经实施于硬件、由处理器执行的软件、固件或其任何组合中。如果经实施于由处理器执行的软件中，那么功能可存储于计算机可读媒体上或经传输作为计算机可读媒体上的一或多个指令或代码。其它实例及实施方案是在本发明及所附权利要求书的范围内。举例来说，由于软件的性质，上述功能可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任何者的组合实施。实施功能的特征也可物理上定位于各个位置处，包含经分布使得功能的部分实施于不同物理位置处。而且，如本文中(包含权利要求书中)使用，项目列表(例如以例如“…中的至少一者”或“…中的一或多者”的短语开头的项目列表)中使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文中使用，短语“基于…”不应被解释为参考一组封闭条件。举例来说，在不脱离本发明的范围的情况下，被描述为“基于条件A”的示范性步骤可为基于条件A及条件 B两者。换句话来说，如本文中使用，短语“基于…”应以与短语“至少部分基于…”相同的方式解释。

计算机可读媒体包括非暂时性计算机存储媒体及通信媒体两者，通信媒体包含促进计算机程序从一个地方传送到另一个地方的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。通过实例且非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置或可用于载送或存储呈指令或数据结构形式的所要程序代码构件且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。而且，任何连接都适当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波) 从网站、服务器或其它远程源传输软件，那么媒体的定义中包含同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外线、无线电及微波)。如本文中使用，磁盘及光盘包含CD、激光光盘、光盘、数字多功能光盘(DVD)、软盘及蓝光光盘，其中磁盘通常磁性地再现数据，而光盘用激光光学地再现数据。上述内容的组合也包含于计算机可读媒体的范围内。

提供本文中的描述来使所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将明白本发明的各种修改，且在不脱离本发明的范围的情况下，本文中界定的一般原理可应用于其它变体。因此，本发明不受限于本文中描述的实例及设计，而是应符合与本文中揭示的原理及新型特征一致的最广范围。

Claims (25)

1.一种方法，其包括：

耦合呈源极跟随器配置的晶体管的栅极与存储器单元以将第一电压施加于所述晶体管的所述栅极；

在耦合所述栅极与所述存储器单元之后，至少部分基于与所述晶体管相关联的寄生电容将所述晶体管的第一节点增大到第二电压；

至少部分基于将所述第一节点增大到所述第二电压来隔离锁存器与所述晶体管的所述第一节点；

在所述锁存器的节点处至少部分基于隔离所述锁存器与所述第一节点来将所述第二电压调整到第三电压；及

至少部分基于将所述第二电压调整到所述第三电压来确定由所述存储器单元存储的逻辑状态。

2.根据权利要求1所述的方法，其进一步包括：

至少部分基于与所述晶体管相关联的所述寄生电容执行所述第一电压的信号集成，其中将所述晶体管的所述第一节点增大到所述第二电压是至少部分基于执行所述信号集成。

3.根据权利要求1所述的方法，其进一步包括：

至少部分基于耦合所述晶体管的所述栅极与所述存储器单元来耦合所述晶体管的第二节点与电压源，其中将所述第一节点增大到所述第二电压是至少部分基于耦合所述第二节点与所述电压源。

4.根据权利要求3所述的方法，其中耦合所述晶体管的所述第二节点与所述电压源进一步包括：

激活与所述电压源及所述晶体管的所述第二节点耦合的第二晶体管。

5.根据权利要求1所述的方法，其进一步包括：

至少部分基于隔离所述锁存器与所述第一节点来将信号施加于包含与所述锁存器的所述节点耦合的第二板的电容器的第一板，其中将所述第二电压调整到所述第三电压是至少部分基于施加所述信号。

6.根据权利要求1所述的方法，其进一步包括：

耦合呈源极跟随器配置的第二晶体管的栅极与参考电压源以将第一参考电压施加于所述第二晶体管的所述栅极；

至少部分基于耦合所述第二晶体管的所述栅极与所述参考电压源，至少部分基于与所述第二晶体管相关联的寄生电容将所述第二晶体管的第一节点增大到第二参考电压；

至少部分基于将所述第二晶体管的所述第一节点增大到所述第二参考电压来隔离所述锁存器与所述第二晶体管的所述第一节点；及

在所述锁存器的第二节点处至少部分基于隔离所述锁存器与所述第二晶体管的所述第一节点来将所述第二参考电压调整到第三参考电压。

7.根据权利要求6所述的方法，其进一步包括：

比较所述第三电压与所述第三参考电压，其中确定由所述存储器单元存储的所述逻辑状态是至少部分基于比较所述第三电压与所述第三参考电压。

8.根据权利要求1所述的方法，其进一步包括：

激活所述存储器单元的共源共栅，其中耦合所述栅极与所述存储器单元是至少部分基于激活所述共源共栅。

9.根据权利要求8所述的方法，其进一步包括：

将激活电压施加于所述存储器单元的字线，其中耦合所述栅极与所述存储器单元是至少部分基于将所述激活电压施加于所述字线。

10.一种设备，其包括：

存储器单元；

晶体管，其呈源极跟随器配置且能与所述存储器单元选择性地耦合，所述晶体管包括用于增大从所述存储器单元接收到的信号的电压的寄生电容；

锁存器，其能与所述晶体管选择性地耦合且经配置以确定由所述存储器单元存储的逻辑状态；及

电容器，其与所述锁存器耦合且能与所述晶体管选择性地耦合，所述电容器经配置以调整由所述晶体管增大的所述电压。

11.根据权利要求10所述的设备，其进一步包括：

电压源，其能与所述晶体管的第二节点选择性地耦合，其中所述晶体管的所述寄生电容至少部分基于选择性地耦合所述电压源与所述晶体管的所述第二节点来增大所述电压。

12.根据权利要求11所述的设备，其进一步包括：

第二晶体管，其与所述电压源及所述晶体管的所述第二节点耦合，所述第二晶体管经配置以选择性地耦合所述电压源与所述晶体管的所述第二节点。

13.根据权利要求10所述的设备，其中所述电容器包括与移位节点耦合的第一板及与所述锁存器的第一节点耦合的第二板，所述移位节点经配置以接收信号以调整由所述晶体管增大的所述电压。

14.根据权利要求10所述的设备，其中所述锁存器经配置以：

比较所述经调整电压与参考电压，其中确定由所述存储器单元存储的所述逻辑状态是至少部分基于比较所述经调整电压与所述参考电压。

15.根据权利要求10所述的设备，其进一步包括：

共源共栅，其与相关联于所述存储器单元的数字线耦合且经配置以选择性地耦合所述晶体管与所述数字线。

16.根据权利要求15所述的设备，其进一步包括：

字线，其与所述存储器单元耦合且经配置以选择性地耦合所述存储器单元与所述数字线。

17.一种设备，其包括：

存储器单元；

第一晶体管，其呈源极跟随器配置，所述第一晶体管能与所述存储器单元选择性地耦合，所述第一晶体管包括用于增大从所述存储器单元接收到的信号的电压的第一寄生电容；

参考电压源；

第二晶体管，其呈源极跟随器配置，所述第二晶体管能与所述参考电压源选择性地耦合，所述第二晶体管包括用于增大从所述参考电压源接收到的信号的电压的第二寄生电容；

锁存器，其能与所述第一晶体管选择性地耦合且能与所述第二晶体管选择性地耦合，所述锁存器经配置以确定由所述存储器单元存储的逻辑状态；

第一电容器，其与所述锁存器耦合且能与所述第一晶体管选择性地耦合，所述第一电容器经配置以调整由所述第一晶体管增大的所述电压；及

第二电容器，其与所述锁存器耦合且能与所述第二晶体管选择性地耦合，所述第二电容器经配置以调整由所述第二晶体管增大的所述电压。

18.根据权利要求17所述的设备，其进一步包括：

电压源，其能与所述第一晶体管的第二节点及所述第二晶体管的第二节点选择性地耦合。

19.根据权利要求18所述的设备，其进一步包括：

第三晶体管，其与所述电压源及所述第一晶体管的所述第二节点耦合，所述第三晶体管经配置以选择性地耦合所述电压源与所述第一晶体管的所述第二节点；及

第四晶体管，其与所述电压源及所述第二晶体管的所述第二节点耦合，所述第四晶体管经配置以选择性地耦合所述电压源与所述第二晶体管的所述第二节点。

20.根据权利要求17所述的设备，其中：

所述第一电容器包括与移位节点耦合的第一板及与所述锁存器的第一节点耦合的第二板，所述移位节点经配置以接收第一信号以调整由所述第一晶体管增大的所述电压；且

所述第二电容器包括与所述移位节点耦合的第一板及与所述锁存器的第二节点耦合的第二板，所述移位节点经配置以接收第二信号以调整由所述第二晶体管增大的所述电压。

21.根据权利要求20所述的设备，其中所述第二信号与所述第一信号相同。

22.根据权利要求17所述的设备，其中所述锁存器经配置以：

比较由所述第一电容器调整的所述电压与由所述第二电容器调整的所述电压，其中确定由所述存储器单元存储的所述逻辑状态是至少部分基于比较由所述第一电容器调整的所述电压与由所述第二电容器调整的所述电压。

23.根据权利要求17所述的设备，其进一步包括：

共源共栅，其与相关联于所述存储器单元的数字线耦合且经配置以选择性地耦合所述第一晶体管与所述数字线。

24.根据权利要求23所述的设备，其进一步包括：

字线，其与所述存储器单元耦合且经配置以选择性地耦合所述存储器单元与所述数字线。

25.根据权利要求17所述的设备，其进一步包括：

第四晶体管，其与所述参考电压源及所述第二晶体管耦合，所述第四晶体管经配置以选择性地耦合所述参考电压源与所述第二晶体管。

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