CN112234031B - 一种叠层集成电路封装结构 - Google Patents

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Abstract

本发明公开了一种叠层集成电路封装结构，包括下基板，所述下基板上表面的中部固定连接有集成电路，下基板的上表面开设有位于集成电路两侧的活动槽，所述活动槽的内部固定安装有弹簧，所述弹簧的顶部固定连接有活动块，所述活动块的顶部固定连接有定位杆，所述定位杆插接在定位孔中，所述定位孔开设在封装板的上下两端，所述封装板的中部开设有引脚孔，封装板靠近集成电路的一侧设置有防护条，所述集成电路的顶部固定连接有顶板，集成电路的底部设置有芯片基板，所述芯片基板的上表面固定连接有芯片封装层，芯片基板的上表面设置有位于芯片封装层两侧的焊盘。本发明具有安装方便，可更换引脚，封装更灵活的效果。

Description

一种叠层集成电路封装结构
技术领域
本发明涉及集成电路封装技术领域，具体为一种叠层集成电路封装结构。
背景技术
集成电路封装在电子学金字塔中的位置既是金字塔的尖顶又是金字塔的基座，因为集成电路的种类千差万别，对于封装的需求和要求也各不相同。集成电路封装还必须充分地适应电子整机的需要和发展，由于各类电子设备、仪器仪表的功能不同，其总体结构和组装要求也往往不尽相同，因此，集成电路封装必须多种多样，才足以满足各种整机的需要，这样，就要求集成电路的集成度越来越高，功能越来越复杂，相应地要求集成电路封装密度越来越大，引线数越来越多，而体积越来越小，重量越来越轻，更新换代越来越快，封装结构的合理性和科学性将直接影响集成电路的质量。
现有技术中，集成电路的封装分为可拆卸和不可拆卸两种，可拆卸的封装结构通过螺钉固定，安装费事，不可拆卸的封装结构密封性好，但是一旦损坏无法修复；并且传统的集成电路的金属引脚为一体式的，金属引脚的一端损坏需要更换整根引脚，成本高，同时现有的封装技术在封装时容易存在线路间交叉短路，布线太乱不易更改的问题。
发明内容
本发明的目的在于提供一种叠层集成电路封装结构，以解决上述背景技术中提出的问题。
为了解决上述技术问题，本发明提供如下技术方案：一种叠层集成电路封装结构，包括下基板，所述下基板上表面的中部固定连接有集成电路，下基板的上表面开设有位于集成电路两侧的活动槽，所述活动槽的内部固定安装有弹簧，所述弹簧的顶部固定连接有活动块，所述活动块的顶部固定连接有定位杆，所述定位杆插接在定位孔中，所述定位孔开设在封装板的上下两端，所述封装板的中部开设有引脚孔，封装板靠近集成电路的一侧设置有防护条，所述集成电路的顶部固定连接有顶板，集成电路的底部设置有芯片基板，所述芯片基板的上表面固定连接有芯片封装层，芯片基板的上表面设置有位于芯片封装层两侧的焊盘，所述芯片封装层的内部固定安装有芯片，所述芯片的底部焊接有线路。
进一步的，所述引脚孔中固定安装有引脚，引脚为金属材质制作，引脚为对称设置的两排，通过引脚孔固定引脚，引脚损坏后可直接更换。
进一步的，所述顶板的底部开设有活动槽，活动槽的内部固定安装有弹簧，弹簧的顶部固定连接有活动块，活动块的顶部固定连接有定位杆，定位杆与封装板顶部的定位孔插接，使得封装板可以牢固的安装在顶板与下基板之间。
进一步的，所述下基板与顶板开设的活动槽相互对称，且活动槽的开口处设置有收口环，对活动块进行限制，防止弹簧将活动块弹出。
进一步的，所述定位杆的顶部设置成平滑的斜面，定位杆的斜面朝向远离集成电路的方向，斜面使得定位杆会自动向内收缩，方便封装板的安装。
进一步的，所述芯片的数量根据集成电路的使用要求自由设置，芯片封装层的层数根据芯片的数量与大小确定，可以根据实际的使用要求对芯片进行合理的排列，并进行封装。
进一步的，所述线路设置在两层芯片封装层之间，且每条线路之间都设置有距离，防止线路之间发生短路。
进一步的，所述芯片封装层使用的封装材料为环氧树脂或聚酰亚胺，每层芯片封装层中都设置有加强筋，设置加强筋加强芯片封装层的防护性能。
进一步的，所述焊盘的数量为多个，且均匀排列在芯片基板上，可根据实际需求选取合适的焊盘进行焊接。
与现有技术相比，本发明所达到的有益效果是：本发明通过在集成电路的上部与下部固定连接下基板与顶板，在下基板与顶板上开设带有弹簧的活动槽，通过弹簧控制定位杆，并通过定位孔与设置有斜面的定位杆对封装板牢牢地固定在下基板与顶板之间，使得下基板、顶板与封装板将集成电路牢牢地保护在三者之间，防止集成电路发生损坏；利用叠层封装办法，设置多层的芯片封装层，对芯片进行合理的排布，减小芯片封装的体积的同时，也增强了封装的灵活性，利用芯片封装层之间的线路将芯片的连接点引出，同时通过在芯片基板上均匀排列的焊盘进行线路的再分布，增加了布线的灵活性。
附图说明
附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本发明的实施例一起用于解释本发明，并不构成对本发明的限制。在附图中：
图1是本发明结构图；
图2是本发明A处放大图；
图3是本发明的叠层封装结构图；
图4是本发明封装板侧视图；
图中：1、下基板；2、顶板；3、封装板；4、引脚孔；5、防护条；6、集成电路；7、引脚；8、活动槽；9、弹簧；10、定位孔；11、活动块；12、芯片基板；13、焊盘；14、线路；15、芯片封装层；16、芯片；17、加强筋；18、定位杆。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1-4，本发明提供技术方案：一种叠层集成电路封装结构，包括下基板1，下基板1上表面的中部固定连接有集成电路6，下基板1的上表面开设有位于集成电路6两侧的活动槽8，活动槽8的内部固定安装有弹簧9，弹簧9的顶部固定连接有活动块11，活动块11的顶部固定连接有定位杆18，定位杆18的顶部设置成平滑的斜面，定位杆18的斜面朝向远离集成电路的方向，在封装板3向集成电路6的方向水平推动的过程中，定位杆18会将斜面上受到的水平方向的力转化为竖直方向上的力，使定位杆18收缩，方便封装板3的安装，定位杆18插接在定位孔10中，定位孔10开设在封装板3的上下两端，封装板3的中部开设有引脚孔4，引脚孔4中固定安装有引脚7，引脚7为金属材质制作，引脚7为对称设置的两排，将引脚7固定安装到引脚孔4中，即使引脚发生损坏，也方便可以进行更换，封装板3靠近集成电路的一侧设置有防护条5，长条形的防护条5可以在集成电路6与封装板3之间形成间隔，并进行防护，集成电路6的顶部固定连接有顶板2，顶板2的底部开设有活动槽8，活动槽8的内部固定安装有弹簧9，弹簧9的顶部固定连接有活动块11，活动块11的顶部固定连接有定位杆18，定位杆18与封装板3顶部的定位孔10插接，下基板1与顶板2开设的活动槽8相互对称，且活动槽8的开口处设置有收口环，通过设置对称的活动槽8，使得封装板3在安装时固定的更牢固，同时也不会发生偏移，而活动槽8开口处的收口环可以限制活动块11的活动范围，防止活动块11滑出，集成电路6的底部设置有芯片基板12，芯片基板12的上表面固定连接有芯片封装层15，芯片封装层15使用的封装材料为环氧树脂或聚酰亚胺，每层芯片封装层15中都设置有加强筋17，通过加强筋17加强芯片封装层15的防护性能，芯片基板12的上表面设置有位于芯片封装层15两侧的焊盘13，焊盘13的数量为多个，且均匀排列在芯片基板12上，通过在芯片基板12上均匀排列的焊盘13进行线路的再分布，增加了布线的灵活性，芯片封装层15的内部固定安装有芯片16，芯片16的数量根据集成电路6的使用要求自由设置，芯片封装层15的层数根据芯片16的数量与大小确定，可以根据实际的使用要求对芯，16进行合理的排列，并进行封装，芯片16的底部焊接有线路14，线路14设置在两层芯片封装层15之间，且每条线路14之间都设置有距离，通过在线路14之间设置一定的距离防止线路14之间发生短路。
本发明的工作原理：根据集成电路6的使用要求对芯片12进行合理的排布，并通过芯片封装层15对芯片12进行封装，通过合理的叠层封装减小集尘电路6的体积，在集成电路6的上下两端固定连接下基板1与顶板2，通过顶板2与下基板1设置的活动槽8内的弹簧9将活动块11上固定连接的定位杆18顶出，在安装封装板3时，封装板3向集成电路6的方向水平推动的过程中，定位杆18会将斜面上受到的水平方向的力转化为竖直方向上的力，使定位杆18收缩，当定位孔10与定位杆18重合时弹簧9推动定位杆18弹出，与定位孔卡接，将封装板3固定。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。
最后应说明的是：以上所述仅为本发明的优选实施例而已，并不用于限制本发明，尽管参照前述实施例对本发明进行了详细的说明，对于本领域的技术人员来说，其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (9)

1.一种叠层集成电路封装结构，包括下基板(1)，其特征在于：所述下基板(1)上表面的中部固定连接有集成电路(6)，下基板(1)的上表面开设有位于集成电路(6)两侧的活动槽(8)，所述活动槽(8)的内部固定安装有弹簧(9)，所述弹簧(9)的顶部固定连接有活动块(11)，所述活动块(11)的顶部固定连接有定位杆(18)，所述定位杆(18)插接在定位孔(10)中，所述定位孔(10)开设在封装板(3)的上下两端，所述封装板(3)的中部开设有引脚孔(4)，封装板(3)靠近集成电路的一侧设置有防护条(5)，所述集成电路(6)的顶部固定连接有顶板(2)，集成电路(6)的底部设置有芯片基板(12)，所述芯片基板(12)的上表面固定连接有芯片封装层(15)，芯片基板(12)的上表面设置有位于芯片封装层(15)两侧的焊盘(13)，所述芯片封装层(15)的内部固定安装有芯片(16)，所述芯片(16)的底部焊接有线路(14)。
2.根据权利要求1所述的一种叠层集成电路封装结构，其特征在于：所述引脚孔(4)中固定安装有引脚(7)，引脚(7)为金属材质制作，引脚(7)为对称设置的两排。
3.根据权利要求1所述的一种叠层集成电路封装结构，其特征在于：所述顶板(2)的底部开设有活动槽(8)，活动槽(8)的内部固定安装有弹簧(9)，弹簧(9)的顶部固定连接有活动块(11)，活动块(11)的顶部固定连接有定位杆(18)，定位杆(18)与封装板(3)顶部的定位孔(10)插接。
4.根据权利要求1所述的一种叠层集成电路封装结构，其特征在于：所述下基板(1)与顶板(2)开设的活动槽(8)相互对称，且活动槽(8)的开口处设置有收口环。
5.根据权利要求1所述的一种叠层集成电路封装结构，其特征在于：所述定位杆(18)的顶部设置成平滑的斜面，定位杆(18)的斜面朝向远离集成电路的方向。
6.根据权利要求1所述的一种叠层集成电路封装结构，其特征在于：所述芯片(16)的数量根据集成电路(6)的使用要求自由设置，芯片封装层(15)的层数根据芯片(16)的数量与大小确定。
7.根据权利要求1所述的一种叠层集成电路封装结构，其特征在于：所述线路(14)设置在两层芯片封装层(15)之间，且每条线路(14)之间都设置有距离。
8.根据权利要求1所述的一种叠层集成电路封装结构，其特征在于：所述芯片封装层(15)使用的封装材料为环氧树脂或聚酰亚胺，每层芯片封装层(15)中都设置有加强筋(17)。
9.根据权利要求1所述的一种叠层集成电路封装结构，其特征在于：所述焊盘(13)的数量为多个，且均匀排列在芯片基板(12)上。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN207993844U (zh) * 2018-02-02 2018-10-19 浙江昆二晶整流器有限公司 一种压接式晶闸管
CN208622704U (zh) * 2018-07-17 2019-03-19 江西意科斯光电科技有限公司 一种集成电路芯片封装结构
CN210272313U (zh) * 2019-09-27 2020-04-07 无锡美偌科微电子有限公司 一种半导体陶瓷封装外壳
CN210379018U (zh) * 2019-09-19 2020-04-21 江苏中康量子科技有限公司 一种量子发射波频封装结构
CN210628281U (zh) * 2019-11-19 2020-05-26 江苏格立特电子股份有限公司 一种集成电路叠层集成电路封装结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN207993844U (zh) * 2018-02-02 2018-10-19 浙江昆二晶整流器有限公司 一种压接式晶闸管
CN208622704U (zh) * 2018-07-17 2019-03-19 江西意科斯光电科技有限公司 一种集成电路芯片封装结构
CN210379018U (zh) * 2019-09-19 2020-04-21 江苏中康量子科技有限公司 一种量子发射波频封装结构
CN210272313U (zh) * 2019-09-27 2020-04-07 无锡美偌科微电子有限公司 一种半导体陶瓷封装外壳
CN210628281U (zh) * 2019-11-19 2020-05-26 江苏格立特电子股份有限公司 一种集成电路叠层集成电路封装结构

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