CN112216452A - 一种叠层片式压敏电阻及其制备方法 - Google Patents
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Abstract
本申请公开了一种叠层片式压敏电阻及其制备方法，叠层片式压敏电阻包括第一、第二基板，设在两者之间的压敏电阻基片，压敏电阻基片的两端连接有端电极，压敏电阻基片包括多个相互独立的压敏电阻单元叠层，各压敏电阻单元包括压敏陶瓷结构层以及形成在其上的内电极，各压敏电阻单元上的内电极与端电极连接且相邻的两个内电极连接在不同的端电极上，各内电极形状为凸出型的相交面积大于非凸出型内电极的相交面积。与传统叠层片式压敏电阻相比，本申请提供的叠层片式压敏电阻具有较大的内电极相交面积、电容以及耐浪涌冲击性能，可以降低压敏电阻内电极之间以及内电极与端电极之间的击穿失效概率，在端头附近及瓷体表面区域不易炸裂失效。
Description
技术领域
本申请涉及多层片式压敏电阻器，更具体地说，涉及一种叠层片式压敏电阻及其制备方法。
背景技术
雷过电压是从电网侵入的偶发性浪涌过电压，其特点是电压峰值和放电电流峰值很高(几十kV和几十kA以上)，但放电时间极短(10～100μs)，这种过电压的能量一般击小于1KJ。压敏电阻则用于在电路承受过压时进行电压钳位，吸收多余的电流以保护敏感器件，但是传统叠层片式压敏电阻的耐浪涌冲击性能存在极限值，在端头附近及瓷体表面区域易炸裂失效。
发明内容
本申请提供了一种叠层片式压敏电阻及其制备方法，可以解决传统叠层片式压敏电阻耐浪涌冲击性能低，易炸裂失效的技术问题。
本申请提供一种叠层片式压敏电阻，包括：
第一基板；
第二基板；
设在所述第一基板和所述第二基板之间的压敏电阻基片；以及，
连接在所述压敏电阻基片两端的端电极；所述压敏电阻基片包括多个相互独立的压敏电阻单元叠层，各所述压敏电阻单元包括压敏陶瓷结构层以及形成在所述压敏陶瓷结构层上的内电极，各所述压敏电阻单元上的内电极与所述端电极连接且相邻的两个内电极连接在不同的端电极上，各所述内电极形状为凸出型，各所述内电极的相交面积大于非凸出型内电极的相交面积。
可选的，第一基板、所述第二基板为绝缘基板，主要材料包含Si3N4、SiO2、Al2O3或ZrO2的一种或多种。
可选的，所述第一基板、第二基板的厚度大于20微米。
可选的，各所述内电极距离对侧端电极的距离大于相邻内电极之间的距离。
可选的，各所述内电极距离侧面两端端电极的距离大于相邻内电极的距离。
可选的，凸出型包括十字型、异性十字型以及圆形。
可选的，内电极的材料为银、钯或银钯合金。
可选的，内电极与端电极连接的边长度小于所述内电极靠近对端端电极的边长度。
本申请实施例还提供了一种叠层片式压敏电阻的制备方法，该制作方法包括：
S11、在第一基板上丝网印刷第一内电极并置于预设温度下烘干预设时间，所述第一内电极的形状为凸出型；
S12、在第一内电极烘干后的基础上叠层压敏陶瓷结构层；
S13、在所述压敏陶瓷结构层的基础上丝网印刷第二内电极，并置于预设温度下烘干预设时间；
S14、N次重复步骤S11至步骤S13；
S15、在最上层的内电极上叠压第二基板得到成型产品；
S16、将成型产品依次经过静压、切割、排胶、烧结、倒角，以及覆端银、电镀Ni、电镀Si后得到叠层片式压敏电阻。
可选的，步骤S11之前还包括采用流延工艺、印刷工艺或喷涂工艺制备所述第一基板和所述第二基板；步骤S11中的预设温度的范围为80至130℃，预设时间为10至30分钟；所述第一基板、所述第二基板及所述压敏陶瓷结构层的厚度大于等于20微米。
本申请提供了一种叠层片式压敏电阻及其制备方法，该叠层片式压敏电阻的内电极的形状为凸出型，内电极的相交面积大于非凸出型内电极的相交面积，与传统叠层片式压敏电阻相比，本申请提供的叠层片式压敏电阻具有较大的内电极相交面积，较大的压敏电阻的电容，较大的压敏电阻的耐浪涌冲击性能，可以降低压敏电阻内电极与内电极间，以及内电极与端电极间的击穿失效概率，在端头附近及瓷体表面区域不易炸裂失效。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例提供的第一种叠层片式压敏电阻的侧面剖视图；
图2为图1所示的叠层片式压敏电阻上第一种内电极的俯视图；
图3为图1所示的叠层片式压敏电阻上第二种内电极的俯视图；
图4为本申请实施例提供的第二种叠层片式压敏电阻的侧面剖视图；
图5为本申请实施例提供的第三种叠层片式压敏电阻的侧面剖视图。
具体实施方式
为使得本申请的申请目的、特征、优点能够更加的明显和易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而非全部实施例。基于本申请中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
下面详细描述本发明的实施方式，所述实施方式的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施方式是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本发明的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
图1为本申请实施例提供的一种叠层片式压敏电阻的结构示意图，该叠层片式压敏电阻包括第一基板1、第二基板2、压敏电阻基片3和端电极4，其中，压敏电阻基片设在第一基板和第二基板之间，压敏电阻基片的两端设置有端电极。压敏电阻基片包括多个相互独立、叠层设置的压敏电阻单元31，各压敏电阻单元包括压敏陶瓷结构层以及形成在压敏陶瓷结构层上的内电极，内电极形状为凸出型，各压敏电阻单元上的内电极与端电极连接且相邻的两个内电极连接在不同的端电极上，请参见图2和图3，图2和图3是图1所示叠层片式压敏电阻中内电极的俯视图，展示的是两个连接在不同端电极上的内电极，图2所示的内电极连接在左边的端电极上，图3所示的内电极连接在右边的端电极上，以图2、图3所示的俯视角度来看内电极形状为凸出型，若将内电极与端电极连接的一侧称为内电极的宽，凸出型则是指内电极可以为圆形、也可以为十字型，当然也可以为类十字型等的不规则图形，此外凸出型内电极的长边还可以为凸出的圆弧。可以理解的是，本申请实施例中压敏电阻单元上内电极的相交面积，是大于非凸出型内电极（非凸出型内电极的形状为规则图形）的相交面积的。
第一基板、第二基板为绝缘基板，在一些示例下可以为具有高耐受电压能力的高绝缘基板。其中，绝缘基板的主要材料可以包含Si3N4、SiO2、Al2O3或ZrO2的一种或多种，在一些示例下第一基板、第二基板的厚度可以大于20微米。另一方面，内电极的材料为银、钯或银钯合金。
需知道的是，若内电极距离对侧端头距离大于相邻内电极距离，会导致产品性能不良，所以在一些示例下，各内电极距离对侧端电极的距离大于相邻内电极之间的距离。请参见图4，在该示例下，可以用L减去L0，即（L-L0）表示内电极与对侧端电极的距离，请参见图5，可以用L2表示相邻内电极之间的距离，在本申请实施例的示例下，为保证制备得到的叠层片式压敏电阻产品的性能高，可以通过确保（L-L0）大于L2实现。
同样的道理，为保证制备得到的叠层片式压敏电阻产品的性能高，可以确保各内电极距离侧面两端端电极的距离大于相邻内电极的距离。请参见图5，可以用L2表示相邻内电极之间的距离，用L3表示内电极距离侧面两端端电极的距离，由此可见，为保证制备得到的叠层片式压敏电阻产品的性能高，需要通过确保L3大于L2来实现。
在另外的一些示例下，为节约成本，减少制作内电极的银、钯或银钯合金等材料的消耗，可以确定内电极与端电极连接的边长度小于内电极靠近对端端电极的边长度，请继续参见图4，图4中的W0表示内电极与端电极连接的边长度，W2表示内电极靠近对端端电极的边长度，在该示例下则需要让W0小于W2，以减小制备内电极的材料消耗。
本申请实施例所示的叠层片式压敏电阻能够增加内电极的相交面积、增大压敏电阻的电容、增大压敏电阻的耐浪涌冲击性能，由此可以降低压敏电阻内电极与内电极间，以及内电极与端电极间的击穿失效概率，由此在端头附近及瓷体表面区域不易炸裂失效。
本申请实施例还提供了一种叠层片式压敏电阻的制备方法，该方法包括以下几个步骤：
S11、在第一基板上丝网印刷第一内电极并置于预设温度下烘干预设时间，第一内电极的形状为凸出型。
电极为纯银浆、银钯浆、纯钯浆中的一种。凸出型是指内电极的形状可以为圆形、也可以为十字型，当然也可以为类十字型等的不规则图形，此外凸出型内电极的长边还可以为凸出的圆弧。预设温度可以为80-130℃的温度，烘干的预设时间可以为10-30min。
在一些示例下，步骤S11之前还包括采用流延工艺、印刷工艺或喷涂工艺制备第一基板和第二基板的步骤，第一基板、第二基板的厚度可以大于等于20微米。
S12、在第一内电极烘干后的基础上叠层压敏陶瓷结构层。
压敏陶瓷结构层的厚度可以大于20微米，压力35吨。
S13、在压敏陶瓷结构层的基础上丝网印刷第二内电极，并置于预设温度下烘干预设时间。
此时的预设温度可以为80℃至130℃，烘干时间可以为10min至30min，第二内电极的形状可以与第一内电极相同。
S14、N次重复步骤S11至步骤S13。
在一些示例下重复次数可以为9次，完成18个电极叠层。
S15、在最上层的内电极上叠压第二基板得到成型产品。
S16、将成型产品依次经过静压、切割、排胶、烧结、倒角，以及覆端银、电镀Ni、电镀Si后得到叠层片式压敏电阻。
请参见图2所示，基于上述制备步骤可以制得叠层片式压敏电阻成品（在本申请中将其称为成品一），其长（L）为5.7mm，宽（W）为4.9mm，成品高（H）为2.74mm，
每一个压敏电阻单元尺寸如下：
内电极长（L0）：5.00mm；
内电极宽（W0）：3.80mm；
十字部位长（L1）：1.80mm；
十字部位宽（W1）：4.50mm；
相邻内电极间距离（d）：0.15mm；
相交面积（S）：17.98mm2，此处的相交面积是指是内电极之间的相交面积。
电极单元个数（n）：18个；
电容值（C）：7250pf；
能力耐量（Et）：20J；
额定脉冲电流（Ip）：6000A。
在一些示例下，引出端宽（W2）：3.00mm，其小于该设计有更小的银耗量，成本更低，同时对产品性能没有影响。
现有技术中叠层片式压敏电阻的内电极一般为矩形等的非凸出型，此次列举现有技术中的成品二，成品二中的每一个压敏电阻单元的尺寸如下：
内电极长（L0）：5.00mm；
内电极宽（W0）：3.80mm；
相邻内电极间距离（d）：0.15mm；
相交面积（S）：16.72mm2；
电极单元个数（n）：16个；
电容值（C）：6000pf；
能力耐量（Et）：18J；
额定脉冲电流（Ip）：5000A。
比较成品一和成品二可以看到，成品一具有更高的电容值、相交面积以及能力耐量。
需要说明的是，对于前述的各方法实施例，为了简便描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其它顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定都是本申请所必须的。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其它实施例的相关描述，同时，上述本申请实施例序号仅仅为了描述，不代表实施例的优劣，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本申请的保护之内。
在本说明书的描述中，参考术语“某些实施方式”、“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型，本发明的范围由权利要求及其等同物限定。
Claims (10)
1.一种叠层片式压敏电阻，其特征在于，包括：
第一基板；
第二基板；
设在所述第一基板和所述第二基板之间的压敏电阻基片；以及，
连接在所述压敏电阻基片两端的端电极；所述压敏电阻基片包括多个相互独立的压敏电阻单元叠层，各所述压敏电阻单元包括压敏陶瓷结构层以及形成在所述压敏陶瓷结构层上的内电极，各所述压敏电阻单元上的内电极与所述端电极连接且相邻的两个内电极连接在不同的端电极上，各所述内电极形状为凸出型，各所述内电极的相交面积大于非凸出型内电极的相交面积。
2.如权利要求1所述的叠层片式压敏电阻，其特征在于，所述第一基板、所述第二基板为绝缘基板，主要材料包含Si3N4、SiO2、Al2O3或ZrO2的一种或多种。
3.如权利要求1所述的叠层片式压敏电阻，其特征在于，所述第一基板、第二基板的厚度大于20微米。
4.如权利要求1所述的叠层片式压敏电阻，其特征在于，各所述内电极距离对侧端电极的距离大于相邻内电极之间的距离。
5.如权利要求1所述的叠层片式压敏电阻，其特征在于，各所述内电极距离侧面两端端电极的距离大于相邻内电极的距离。
6.如权利要求1所述的叠层片式压敏电阻，其特征在于，所述凸出型包括十字型、异性十字型以及圆形。
7.如权利要求1所述的叠层片式压敏电阻，其特征在于，所述内电极的材料为银、钯或银钯合金。
8.如权利要求1所述的叠层片式压敏电阻，其特征在于，所述内电极与端电极连接的边长度小于所述内电极靠近对端端电极的边长度。
9.一种叠层片式压敏电阻的制备方法，其特征在于，所述制作方法包括：
S11、在第一基板上丝网印刷第一内电极并置于预设温度下烘干预设时间，所述第一内电极的形状为凸出型；
S12、在第一内电极烘干后的基础上叠层压敏陶瓷结构层；
S13、在所述压敏陶瓷结构层的基础上丝网印刷第二内电极，并置于预设温度下烘干预设时间；
S14、N次重复步骤S11至步骤S13；
S15、在最上层的内电极上叠压第二基板得到成型产品；
S16、将成型产品依次经过静压、切割、排胶、烧结、倒角，以及覆端银、电镀Ni、电镀Si后得到叠层片式压敏电阻。
10.如权利要求9所述的制备方法，其特征在于，在步骤S11之前还包括采用流延工艺、印刷工艺或喷涂工艺制备所述第一基板和所述第二基板；步骤S11中的预设温度的范围为80至130℃，预设时间为10至30分钟；所述第一基板、所述第二基板及所述压敏陶瓷结构层的厚度大于等于20微米。
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| CN113921211B (zh) * | 2021-11-10 | 2023-12-26 | 深圳顺络电子股份有限公司 | 叠片式压敏电阻 |
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