CN112181359A - 三角函数运算装置 - Google Patents

Abstract

为了解决本发明的课题，三角函数运算装置具有：地址产生器，其产生由与相位对应的多个比特串构成的地址信号；三角函数表，其存储有分别对应于由地址信号的高位比特指示的相位的第1正弦和第1余弦、以及分别对应于由地址信号的低位比特指示的相位的第2正弦和第2余弦；运算电路，其通过使用了通过参考三角函数表而提取出的、与地址信号对应的第1正弦、第1余弦、第2正弦和第2余弦的运算处理，将与地址信号对应的正弦作为运算值输出；以及校正部，其基于与地址信号对应的校正值来校正运算值。

Description

三角函数运算装置

技术领域

本公开涉及三角函数运算装置。

背景技术

作为生成正弦波的技术，已知有以下的技术。例如，在堀江诚一著的“通过音频信号处理来制作要学习的DSP(第7次)Sin波—参考表的技术”Interface、CQ出版、2007年10月、p.166-174(非专利文献1)中记载了在通过基于参考表的三角函数的计算来生成正弦波的情况下，通过使用由下述的式(1)表示的三角函数的加法定理，能够抑制表的数据量。具体而言，记载了在用16比特表现圆周的情况下，准备将圆周分割为256份的表和将圆周分割为65536份的表，将表示圆周的16比特的索引分割为高位、低位的各8比特，用分割后的索引来引出各个表，通过使用式(1)合成值，能够生成以16比特精度分割圆周后的三角函数。

【式1】

sin(α+β)＝sinαcosβ+cosαsinβ……式(1)

发明内容

本发明要解决的问题

但是，即使在如上述那样使用加法定理生成正弦波的情况下，为了提高正弦波的精度，也需要增加记录在表中的数据的数据长度。例如，在以小数点的第8位的精度无误差地生成正弦波的情况下，需要预先将以小数点的第10位的精度表示的sinα、cosα、sinβ、cosβ的值记录在表中。这样，当记录在表中的数据的数据长度增加时，乘法电路和加法电路等运算电路的电路规模增加，该乘法电路和加法电路使用记录在表中的值来进行运算处理。

本公开是鉴于以上情况而完成的，其目的在于提供一种三角函数运算装置，能够在不伴随运算电路的电路规模的增大的情况下确保三角函数运算的精度。

解决问题的手段

为了达到上述目的，本公开的三角函数运算装置具有：地址产生器，其产生由与相位对应的多个比特串构成的地址信号；三角函数表，其存储有分别对应于由所述地址信号的高位比特表示的相位的第1正弦和第1余弦、以及分别对应于由所述地址信号的低位比特表示的相位的第2正弦和第2余弦；运算电路，其通过使用了参考所述三角函数表而提取出的、与所述地址信号对应的所述第1正弦、所述第1余弦、所述第2正弦以及所述第2余弦的运算处理，将与所述地址信号对应的正弦作为运算值输出；以及校正部，其根据与所述地址信号对应的校正值来校正所述运算值。

本发明的效果

根据本公开，能够在不伴随运算电路的电路规模的增大的情况下确保三角函数运算的精度。

附图说明

图1是示出本公开的实施方式的存储部的一例的图。

图2是示出本公开的实施方式的第1三角函数表的一例的图。

图3是示出本公开的实施方式的第2三角函数表的一例的图。

图4是示出根据本公开的实施方式的校正值表的一例的框图。

图5是示出本公开的实施方式的三角函数运算装置的功能结构的一例的框图。

图6是示出比较例的三角函数运算装置的功能结构的一例的框图。

具体实施方式

以下，参考附图，详细说明用于实施本公开的实施例。

首先，参考图1，说明本实施方式的存储部12。存储部12通过ROM(Read OnlyMemory：只读存储器)、RAM(Random Access Memory：随机存取存储器)、寄存器、HDD(HardDisk Drive：硬盘驱动器)、SSD(Solid State Drive：固态硬盘)和闪存等易失性或者非易失性的存储介质来实现。在作为存储介质的存储部12中，存储有第1三角函数表21、第2三角函数表22和校正值表41。

图2表示第1三角函数表21的一例。第1三角函数表21是存储有分别对应于由后述的地址信号的高位比特表示的相位的第1正弦和第1余弦的表。如图2所示，作为一例，在第1三角函数表21中，以每10°为单位存储有对应于由地址信号的高位比特表示的相位α(0°≤α≤90°)的第1正弦sinα和第1余弦cosα。在本实施方式中，在第1三角函数表21中以小数点的第8位的精度存储有第1正弦sinα和第1余弦cosα。

图3表示第2三角函数表22的一例。第2三角函数表22是存储有分别对应于由后述的地址信号的低位比特表示的相位的第2正弦和第2余弦的表。如图3所示，作为一例，在第2三角函数表22中，以1°为单位存储有对应于由地址信号的低位比特表示的相位β(0°≤β≤9°)的第2正弦sinβ和第2余弦cosβ。在本实施方式中，在第2三角函数表22中，以小数点的第8位的精度存储有第2正弦sinβ和第2余弦cosβ。

图4表示校正值表41的一例。校正值表41是存储有分别对应于由地址信号表示的相位的校正值的表。如图4所示，作为一例，在校正值表41中，以每角度1°为单位存储有对应于由地址信号表示的相位(α+β)(0°≤(α+β)≤90°)的校正值ε。

校正值ε相当于使用了分别具有小数点的第8位的精度的sinα、sinβ、cosα和cosβ的式(1)所示的三角函数的加法定理的后述的本实施方式的三角函数运算装置10所具备的运算电路30的运算值与sin(α+β)的实数值之差(即，误差)。即，在对应于由地址信号表示的相位(α+β)的运算电路30的运算值P与实数值Q之差(Q-P)为ε1的情况下，在校正值表41中存储ε1作为对应于由该地址信号表示的相位(α+β)的校正值ε。在sinα、sinβ、cosα和cosβ分别具有小数点的第8位的精度的情况下，如图4所示，误差收敛于-0.00000001～0.00000001。

接着，参考图5，说明本实施方式的三角函数运算装置10的结构。如图5所示，三角函数运算装置10包括地址产生器11、三角函数表20、运算电路30和校正部40。

地址产生器11产生由与相位(α+β)对应的多个比特串构成的地址信号。三角函数表20是存储有分别对应于由地址信号的高位比特表示的相位α的第1正弦sinα和第1余弦cosα、以及分别对应于由地址信号的低位比特表示的相位β的第2正弦sinβ和第2余弦cosβ的表。即，三角函数表20包括第1三角函数表21和第2三角函数表22。

运算电路30通过使用了通过参考三角函数表20而提取出的、与地址信号对应的第1正弦sinα、第1余弦cosβ、第2正弦sinβ和第2余弦cosβ的运算处理，将与地址信号对应的正弦作为运算值输出。具体而言，运算电路30包括：第1乘法电路31，其输出第1正弦sinα与第2余弦cosβ之积sinα×cosβ；第2乘法电路32，其输出第2正弦sinβ与第1余弦cosα之积sinβ×cosα；以及加法电路33，其将第1乘法电路31的输出值与第2乘法电路32的输出值相加，并将sinα×cosβ+sinβ×cosα作为运算电路30的运算值输出。

校正部40基于与地址信号对应的校正值ε来校正从运算电路30输出的运算值sinα×cosβ+sinβ×cosα。具体而言，校正部40包括校正值表41和加法电路42。加法电路42将通过参考校正值表41而提取出的、与地址信号对应的校正值ε与从运算电路30输出的运算值sinα×cosβ+sinβ×cosα相加。

接着，说明本实施方式的三角函数运算装置10的作用。

首先，地址产生器11产生由与相位(α+β)对应的多个比特串构成的地址信号，并输出到三角函数表20和校正部40。然后，第1三角函数表21提取对应于地址信号中的、由高位比特表示的相位α的第1正弦sinα、第1余弦cosα，分别将第1正弦sinα输出到第1乘法电路31，将第1余弦cosα输出到第2乘法电路32。此外，第2三角函数表22提取对应于地址信号中的、由低位比特所示的相位β的第2正弦sinβ、第2余弦cosβ，分别将第2正弦sinβ输出到第2乘法电路32，将第2余弦cosβ输出到第1乘法电路31。

接着，第1乘法电路31运算第1正弦sinα与第2余弦cosβ之积，将运算结果sinα×cosβ输出到加法电路33。此外，第2乘法电路32运算第2正弦与第1余弦cosα之积，将运算结果sinβ×cosα输出到加法电路33。然后，加法电路33将第1乘法电路31的输出值sinα×cosβ与第2乘法电路32的输出值cosα×sinβ相加，将运算结果sinα×cosβ+sinβ×cosα作为运算电路30的运算值输出到校正部40。

校正部40在取得地址信号后，参考校正值表41，提取对应于由地址信号表示的相位(α+β)的校正值ε。然后，校正部40通过加法电路42将运算电路30的运算值sinα×cosβ+cosα×sinβ与校正值ε相加，并输出sinα×cosβ+cosα×sinβ+ε作为相当于与地址信号对应的正弦sin(α+β)的值。

作为具体的一例，说明地址产生器11产生相当于相位12°的地址信号的情况。第1三角函数表21提取对应于由地址信号的高位比特表示的相位10°的第1正弦0.17364818、第1余弦0.98480775，并分别将第1正弦0.17364818输出到第1乘法电路31，将第1余弦0.98480775输出到第2乘法电路32。此外，第2三角函数表22提取对应于由地址信号的低位比特表示的相位2°的第2正弦0.03489950、第2余弦0.99939083，并分别将第2正弦0.03489950输出到第2乘法电路32，将第2余弦0.99939083输出到第1乘法电路31。

接着，第1乘法电路31运算第1正弦0.17364818与第2余弦0.99939083之积，并将运算结果0.173542398738189输出到加法电路33。第2乘法电路32运算第1余弦0.98480775与第2正弦0.03489950之积，并将运算结果0.034369298071125输出到加法电路33。加法电路33在将第1乘法电路31的输出值0.173542398738189与第2乘法电路32的输出值0.034369298071125相加后的0.207911696809314中的、以小数点的第9位四舍五入后小数点后的位数为8位的0.20791170作为运算电路30的运算值输出到校正部40。

校正部40在取得相当于相位12°的地址信号后，参考校正值表41，提取-0.00000001作为对应于由地址信号表示的相位12°的校正值。然后，校正部40通过加法电路42将运算电路30的运算值0.20791170与从校正值表41提取出的校正值-0.00000001相加，输出0.20791169作为相当于与相位12°对应的正弦sin(12°)的值。

如上所述，三角函数运算装置10输出对应于由地址信号表示的相位的正弦。此外，在地址产生器11以相位连续地增加和减少的方式依次输出地址信号的情况下，从三角函数运算装置10输出正弦波。即，也可以使三角函数运算装置10作为正弦波产生装置发挥功能。

[比较例]

以下，参考附图和表，说明比较例的三角函数运算装置50，说明与本实施方式的三角函数运算装置10的比较。图6表示比较例的三角函数运算装置50。比较例的三角函数运算装置50在不具有本实施方式的三角函数运算装置10中的校正部40这一点上不同，将运算电路30的运算值设为相当于与地址信号对应的正弦sin(α+β)的值。另外，比较例的三角函数运算装置50中的地址产生器11、三角函数表20和运算电路30具有与本实施方式的三角函数运算装置10相同的功能，所以省略说明，分别对相同的结构要素标注相同的参考标记。

首先，作为一个例子，说明在地址产生器11产生相当于相位33°的地址信号的情况下三角函数运算装置50输出的值。在表1中，关于求出小数点后的位数为8位的正弦sin(33°)的情况下的运算值与实数值的误差，改变第1正弦、第1余弦、第2正弦和第2余弦的小数点后的位数来表示。

如表1所示，以小数点的第8位的精度求出正弦sin(33°)所需的第1正弦、第1余弦、第2正弦和第2余弦的小数点后的位数为10位。在第1正弦、第1余弦、第2正弦和第2余弦的小数点后的位数为9位以下的情况下，在运算值与实数值之间产生误差。

【表1】

参考表2和表3，说明地址产生器11产生的地址信号在相当于相位0～90°的范围内以相当于相位1°的步长发生变化的情况下的、相当于三角函数运算装置50输出的正弦sin(α+β)的运算值的精度。在表2和表3中，关于以小数点的第8位的精度求出正弦sin(α+β)的情况下的运算值与实数值的误差，改变第1正弦sinα、第1余弦cosα、第2正弦sinβ和第2余弦cosβ的小数点后的位数来表示。第1正弦sinα、第1余弦cosα、第2正弦sinβ和第2余弦cosβ的小数点后的位数在表2中为10位，在表3中为8位。

如表2和表3所示，为了以小数点的第8位的精度无误差地求出相当于正弦sin(α+β)的运算值，第1正弦sinα、第1余弦cosα、第2正弦sinβ和第2余弦cosβ的小数点后的位数分别需要为10位。

【表2】

【表3】

这样，根据比较例的三角函数运算装置50，为了求出具有规定精度的正弦sin(α+β)的运算值，考虑到基于三角函数的加法定理的运算的误差，需要增加存储在三角函数表20中的第1正弦sinα、第1余弦cosα、第2正弦sinβ和第2余弦cosβ的数据长度。当第1正弦sinα、第1余弦cosα、第2正弦sinβ和第2余弦cosβ的数据长度增加时，使用这些数据进行运算处理的第1乘法电路31、第2乘法电路32和加法电路33等运算电路的电路规模变大。

具体而言，根据比较例的三角函数运算装置50，例如，在以小数点的第8位的精度无误差地求出正弦sin(α+β)的情况下，需要在第1三角函数表21和第2三角函数表22中分别以小数点的第10位的精度存储数据。即，在各数据的表现中需要34比特。

另一方面，如上所述，根据本实施方式的三角函数运算装置10，例如在以小数点的第8位的精度无误差地求出正弦sin(α+β)的情况下，存储在第1三角函数表21和第2三角函数表22中的数据分别为小数点的第8位的精度就足够。即，各数据的表现只要有27比特即可。因此，根据本实施方式的三角函数运算装置10，与比较例的三角函数运算装置50相比，由于能够减少存储在第1三角函数表21和第2三角函数表22中的数据的比特数，所以能够在不伴随运算电路的电路规模的增大的情况下确保三角函数运算的精度。

如以上说明，根据本实施方式的三角函数运算装置10，即使存储在第1三角函数表21和第2三角函数表22中的第1正弦、第1余弦、第2正弦和第2余弦的数据长度分别表示小数点的第8位为止的值，也能够通过由校正部40对运算电路30的运算值进行校正，使导出的正弦的值具有小数点的第8位的精度。即，能够在不伴随运算电路的电路规模的增大的情况下确保三角函数运算的精度。

此外，根据本实施方式的三角函数运算装置10，由于能够缩短存储在第1三角函数表21和第2三角函数表22中的数据的数据长度，所以能够提高运算电路的处理速度。

此外，根据本实施方式的三角函数运算装置10，由于能够缩短存储在第1三角函数表21和第2三角函数表22中的数据的数据长度，所以能够削减存储各个表的存储部12的容量。

另外，在上述实施方式中，采用了将计算运算值时使用的第1正弦、第1余弦、第2正弦和第2余弦分开存储在第1三角函数表21和第2三角函数表22中的方式，但是不限于此。可以采用将第1正弦、第1余弦、第2正弦和第2余弦统一存储在一个表中的方式。

另外，在上述实施方式中，设为了使用式(1)作为三角函数的加法定理并将与地址信号对应的正弦作为运算值输出的方式，但是本公开不限于该方式。也可以设为使用式(2)作为三角函数的加法定理并将与地址信号对应的余弦作为运算值输出的方式。在该情况下，第1乘法电路31输出从三角函数表20提取出的第1余弦cosα与第2余弦cosβ之积cosα×cosβ。第2乘法电路32输出从三角函数表20提取出的第1正弦sinα与第2正弦sinβ之积sinα×sinβ。代替加法电路33而设置的减法电路(未图示)从第1乘法电路31的输出值cosα×cosβ减去第2乘法电路32的输出值sinα×sinβ，将运算结果cosα×cosβ-sinα×sinβ作为运算电路30的运算值输出。

【式2】

cos(α+β)＝cosαcosβ-sinαsinβ……式(2)

此外，在上述实施方式中，例如，作为地址产生器11、三角函数表20、运算电路30和校正部40等这样的执行各种处理的处理部(processing unit)的硬件结构，可以使用如下所示的各种处理器(processor)。在上述各种处理器中，除了执行软件(程序)而作为各种处理部发挥功能的通用的处理器即CPU以外，还包括具有FPGA等在制造后能够变更电路结构的处理器即可编程逻辑设备(Programmable Logic Device：PLD)、ASIC(ApplicationSpecific Integrated Circuit：专用集成电路)等为了执行特定的处理而专门设计的电路结构的处理器即专用电气电路等。

一个处理部可以由这些各种处理器中的一个处理器构成，也可以由同种或不同种类的两个以上的处理器的组合(例如，多个FPGA的组合、CPU与FPGA的组合)构成。此外，也可以由一个处理器构成多个处理部。作为由一个处理器构成多个处理部的例子，第一，如客户端和服务器等计算机所代表的那样，存在由一个以上的CPU与软件的组合构成一个处理器且该处理器作为多个处理部发挥功能的方式。第二，如系统芯片上系统(System On Chip：SoC)等所代表的那样，存在使用通过一个IC(Integrated Circuit：电路)芯片实现包括多个处理部的系统整体的功能的处理器的方式。这样，各种处理部作为硬件结构，使用上述各种处理器的一个以上来构成。

并且，作为这些各种处理器的硬件结构，更具体而言，可以使用组合了半导体元件等电路元件的电路(circuitry)。

标号说明

10、50 三角函数运算装置

11 地址产生器

12 存储部

20 三角函数表

21 第1三角函数表

22 第2三角函数表

30 运算电路

31 第1乘法电路

32 第2乘法电路

33、42 加法电路

40 校正部

41 校正值表

Claims (6)

1.一种三角函数运算装置，其具有：

地址产生器，其产生由与相位对应的多个比特串构成的地址信号；

三角函数表，其存储有分别对应于由所述地址信号的高位比特表示的相位的第1正弦和第1余弦、以及分别对应于由所述地址信号的低位比特表示的相位的第2正弦和第2余弦；

运算电路，其通过使用了通过参考所述三角函数表而提取出的、与所述地址信号对应的所述第1正弦、所述第1余弦、所述第2正弦和所述第2余弦的运算处理，将与所述地址信号对应的正弦作为运算值输出；以及

校正部，其基于与所述地址信号对应的校正值来校正所述运算值。

2.根据权利要求1所述的三角函数运算装置，其中，

所述校正部包括校正值表，该校正值表存储有分别对应于由所述地址信号表示的相位的校正值；所述校正部基于通过参考所述校正值表而提取出的、与所述地址信号对应的校正值来校正所述运算值。

3.根据权利要求1所述的三角函数运算装置，其中，

所述三角函数表包括：

第1三角函数表，其存储有分别对应于由所述地址信号的高位比特表示的相位的所述第1正弦和所述第1余弦，以及

第2三角函数表，其存储有分别对应于由所述地址信号的低位比特表示的相位的所述第2正弦和所述第2余弦。

4.根据权利要求2所述的三角函数运算装置，其中，

所述三角函数表包括：

第1三角函数表，其存储有分别对应于由所述地址信号的高位比特表示的相位的所述第1正弦和所述第1余弦，以及

第2三角函数表，其存储有分别对应于由所述地址信号的低位比特表示的相位的所述第2正弦和所述第2余弦。

5.根据权利要求1～4中的任一项所述的三角函数运算装置，其中，

所述运算电路包括：

第1乘法电路，其输出所述第1正弦与所述第2余弦之积；

第2乘法电路，其输出所述第2正弦与所述第1余弦之积；以及

加法电路，其将所述第1乘法电路的输出值与所述第2乘法电路的输出值相加。

6.一种三角函数运算装置，其具有：

地址产生器，其产生由与相位对应的多个比特串构成的地址信号；

三角函数表，其存储有分别对应于由所述地址信号的高位比特表示的相位的第1正弦和第1余弦、以及分别对应于由所述地址信号的低位比特表示的相位的第2正弦和第2余弦；

运算电路，其通过使用了通过参考所述三角函数表而提取出的、与所述地址信号对应的所述第1正弦、所述第1余弦、所述第2正弦和所述第2余弦的运算处理，将与所述地址信号对应的余弦作为运算值输出；以及

校正部，其基于与所述地址信号对应的校正值来校正所述运算值。

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