CN112148109A

CN112148109A - Ddr5客户端pmic上电序列和状态转变

Info

Publication number: CN112148109A
Application number: CN202010600630.8A
Authority: CN
Inventors: S·A·帕特尔; 任晨晓
Original assignee: Renesas Electronics America Inc
Current assignee: Renesas Electronics America Inc
Priority date: 2019-06-28
Filing date: 2020-06-28
Publication date: 2020-12-29
Also published as: US20200409446A1; JP2021012688A; EP4187357A2; EP3757720B1; US11249539B2; EP4187357A3; JP7488128B2; EP3757720A1; US11815978B2; US20220197366A1

Abstract

一种装置包括多个寄存器和包括多个引脚的主机接口。所述多个寄存器中的一个寄存器可以是功率状态进入寄存器，所述功率状态进入寄存器被配置为控制进入低功率状态。所述多个引脚中的一个引脚可以是使能引脚。所述装置可以被配置为响应于将所述功率状态进入寄存器设置为第一值并且向所述使能引脚提供具有第一电平的信号而进入所述低功率状态。所述装置可以被配置为响应于向所述使能引脚提供具有第二电平的所述信号而退出所述低功率状态。在退出所述低功率状态之后，所述装置可以进入空闲状态。所述低功率状态可以比所述空闲状态消耗更少的功率。所述使能引脚被实现为被配置为控制多个稳压器的状态的输入。

Description

DDR5客户端PMIC上电序列和状态转变

本申请涉及2019年6月28日提交的第62/868,019号美国临时申请，该申请以引用的方式全部并入本文。

技术领域

本发明总体上涉及计算机存储器，更具体地涉及用于实现DDR5客户端PMIC上电序列和状态转变的方法和/或装置。

背景技术

消费者正在寻求减少计算设备的功耗。随着计算设备变得更加便携，电耗对于确保长电池寿命变得越来越重要。尤其是膝上型计算机、笔记本计算机和上网本计算机之类的便携式计算设备在某些状态下具有严格的电流要求。需要优化计算设备的每个组件以减少电耗。

DDR5 SODIMM/UDIMM实现了各种功率状态，以最大程度地降低电耗。功率状态(或P-状态)是设置组件的速度和电耗的电压-频率对。当操作电压较低时，电耗可能较低。通常，当在较高的P-状态下操作时，电耗较低。

功率管理集成电路(PMIC)可以控制DDR5 SODIMM/UDIMM的功率状态。然而，为了保持功率管理集成电路的小封装尺寸，会限制可用引脚的数目。DDR5客户端PMIC和SODIMM/UDIMM仅具有一个用于控制功率状态的引脚。用于DDR5客户端PMIC和SODIMM/UDIMM的常规PMIC在不需要额外引脚的情况下不允许从特定功率状态(即，P1状态和P3a状态)无缝转变。

希望实现DDR5客户端PMIC上电序列和状态转变。

发明内容

本发明涉及一种装置，该装置包括多个寄存器和包括多个引脚的主机接口。该多个寄存器中的一个寄存器可以是被配置为控制进入低功率状态的功率状态进入寄存器。该多个引脚中的一个引脚可以是使能引脚。该装置可以被配置为响应于将功率状态进入寄存器设置为第一值并且向使能引脚提供具有第一电平的信号而进入低功率状态。该装置可以被配置为响应于向使能引脚提供具有第二电平的信号而退出低功率状态。在退出低功率状态之后，该装置可以进入空闲状态。低功率状态可以比空闲状态消耗更少的功率。使能引脚被实现为被配置为控制多个稳压器的状态的输入。

附图说明

通过以下详细描述以及所附权利要求书和附图，本发明的实施例将变得显而易见。

图1是图示了无缓冲存储器模块的示例实施例的图。

图2是图示了图1的存储器模块的框图。

图3是图示了缓冲存储器模块的示例实施例的图。

图4是图示了图3的存储器模块的框图。

图5是图示了功率管理集成电路的引脚分配图的图。

图6是图示了主机存储器控制器和存储器模块之间的I²C/I³C总线的图。

图7是图示了进入和退出静态功率状态的状态图。

图8是图示了当在VIN_BULK斜升之后VR_EN引脚为高且无总线命令的情况下的上电序列的定时图。

图9是图示了当在VIN_BULK斜升之前VR_EN引脚为高且无总线命令的情况下的上电序列的定时图。

图10是图示了当在VIN_BULK斜升期间VR_EN引脚为高且无总线命令的情况下的上电序列的定时图。

图11是图示了在有总线命令的情况下针对PMIC的上电序列的定时图。

图12是图示了在编程操作模式下当VR_EN引脚为高而低功率状态寄存器处于低值时的掉电序列的定时图。

图13是图示了在编程操作模式下当VR_EN引脚为低而低功率状态寄存器处于低值时的掉电序列的定时图。

图14是图示了在编程操作模式下当VR_EN引脚为高而低功率状态寄存器处于高值时的掉电序列的定时图。

图15是图示了在编程操作模式下当VR_EN引脚为低而低功率状态寄存器处于高值时的掉电序列的定时图。

图16是图示了在安全操作模式下当VR_EN引脚为高而低功率状态寄存器处于低值时的掉电序列的定时图。

图17是图示了在安全操作模式期间在总线上的禁用或启用命令的定时图。

图18是图示了在安全操作模式下当VR_EN引脚为高而低功率状态寄存器处于高或低值时的掉电序列的定时图。

图19是图示了在安全操作模式下使用VR_EN引脚而低功率状态寄存器处于高值的掉电序列的定时图。

具体实施方式

本发明的实施例包括提供DDR5客户端PMIC上电序列和状态转变，其可以(i)从低功率P1状态无缝转变到空闲P3a状态，(ii)将现有引脚用于PMIC电路，(iii)使用VR_EN引脚和寄存器控制进入低功率状态或从低功率状态退出，(iv)支持安全操作模式和可编程操作模式，(v)支持双向PWR_GOOD引脚或仅输出PWR-GOOD引脚，(vi)通过VR_EN引脚或在I2C/I3C总线上的VR Disable命令来支持VR Disable命令，(vii)被实现为DDR5无缓冲存储器模块的一部分，(viii)被实现为缓冲存储器模块，(ix)被实现为寄存式双倍数据速率第五代存储器模块的一部分，和/或(x)被实现为一个或多个集成电路。

本发明的实施例可以被配置为在双倍数据速率第五代(DDR5)随机存取存储器(RAM)模块中实现。低功率硬件和/或用于移动设备的硬件可能具有有限的功率预算。可以实现功率状态(例如，P-状态)以限制特定操作条件下的功耗。本发明的实施例可以被配置为控制DDR5存储器的功率状态(例如，进入和退出)，并根据各种P-状态的严格电流要求进行操作。

本发明的实施例可以被配置为使得能够从P1状态无缝转变到P3a状态。在P-状态之间转变可以减少电耗(例如，帮助满足笔记本计算机功率要求)。在示例中，静态功率状态(例如，P-状态P1)可以具有大约25μA的电流需求，而空闲状态(例如，P-状态P3a)可以具有大约100μA的电流需求。本发明的实施例可以被配置为利用预先存在的引脚(例如，已经具有现有功能的引脚)在P1状态和P3a状态之间转变。重复使用引脚可以确保本发明能够满足封装尺寸要求和/或降低布局复杂性。仅一个引脚(例如，VR_EN引脚)可用于控制功率状态。在示例中，可以通过I²C/I3C总线上的VR_EN引脚或VR启用命令接通输出轨。

在一个示例中，本发明的实施例可以在无缓冲双列直插存储器模块(UDIMM)中实现。例如，对于笔记本计算机，本发明的实施例可以在小外形双列直插存储器模块(SODIMM)中实现。在示例中，DDR5 SODIMM可以包括用于控制功率状态的一个引脚(例如，VR_EN)。在另一示例中，本发明的实施例可以在寄存式双列直插存储器模块(RDIMM)中实现。所实现的存储器模块的类型可以根据特定实施方式的设计标准而变化。

本发明的实施例可以被配置为支持安全操作模式和/或可编程操作模式。本发明的实施例可以支持在引脚(例如，PWR_GOOD)上的双向操作和/或在PWR_GOOD引脚上的仅输出操作。本发明的实施例可以被配置为使用VR_EN引脚和/或在I2C/I3C总线上的VRDisable命令来支持VR Disable命令。

参照图1，示出了图示了无缓冲存储器模块的示例实施例的图。在各种实施例中，存储器系统包括多个电路50a-50n。电路50a-50n可以被实现为存储器模块(或板)。在示例中，电路50a-50n可以被实现为双列直插式存储器模块(DIMM)。在一些实施例中，电路50a-50n可以被实现为双倍数据速率第五代(DDR5)SDRAM模块。

在各种实施例中，电路50a-50n可以包括多个块(或电路)72a-72n、块(或电路)100和/或各种其他块、电路、引脚、连接器和/或迹线。电路72a-72n可以实现存储器设备。在示例中，电路72a-72n可以被实现为同步动态随机存取存储器(SDRAM)设备(或芯片、或模块)。电路100可以被实现为功率管理集成电路(PMIC)。在示例中，PMIC100可以符合JEDEC DDR5规范。可以改变存储器模块50a-50n的组件的类型、布置和/或数目，以满足特定实施方式的设计标准。

存储器模块50a-50n被示为连接到块(或电路)20。电路20可以实现存储器控制器(例如，主机控制器)。电路20可以位于另一设备中，例如计算引擎。可以实现各种连接器(或引脚或迹线)60以将存储器模块50a-50n连接到存储器控制器20。在一些实施例中，连接器(或引脚或迹线)60可以是288-引脚配置。在示例中，存储器控制器20可以是计算机母板(或主板)的组件。在另一示例中，存储器控制器20可以是微处理器的组件。在又一示例中，存储器控制器20可以是中央处理单元(CPU)的组件。

在示例中，一些连接器(或引脚或迹线)60可以是存储器模块50a-50n的一部分，并且一些连接器(或引脚或迹线)60可以是母板和/或存储器控制器20的一部分。存储器模块50a-50n可以连接到计算机母板(例如，通过引脚、迹线和/或连接器60)，以在计算设备的组件和存储器模块50a-50n之间传输数据。在实现UDIMM的一些实施例中，连接器(或引脚或迹线)60可以实现64位总线或72位总线。在示例中，存储器控制器20可以被实现在母板的北桥上和/或被实现为微处理器(例如，Intel CPU、AMD CPU、ARM CPU等)的组件。存储器控制器20的实施方式可以根据特定实施方式的设计标准而变化。

在各种实施例中，电路50a-50n可以被实现为DDR5 SDRAM存储器模块。在示例中，电路50a-50n可以具有每个模块128千兆字节(GB)、512GB、1兆兆字节(TB)或更高的存储器模块密度。在实现DDR5标准SDRAM存储器模块的实施例中，电路50a-50n可以以1.2-3.2千兆赫(GHz)的频率和/或更高的频率操作。

在实现DDR5标准SDRAM存储器模块的实施例中，电路50a-50n可以具有3.2GT/s到4.6GT/s的数据速率范围。在实现DDR5 SDRAM存储器模块的示例实施例中，电路50a-50n可以以高达8GT/s的数据速率操作。存储器模块50a-50n的操作参数可以根据特定实施方式的设计标准而变化。

在示例中，可以根据第五代(DDR5)标准(例如，JEDEC当前正为其开发标准)来实现存储器模块50a-50n。DDR5标准的引用可以指JEDEC于2019年3月发布和/或分发给委员会成员的DDR5规范的最新操作版本和/或草案版本。DDR5标准的适当部分通过引用的方式整体并入本文。JEDEC规范可以指DDR5 SDRAM规范和/或用于下一代DDR SDRAM(例如，DDR6)的规范。

参照图2，示出了图示了图1的存储器模块50a的框图。存储器模块50a可以代表存储器模块50b-50n。存储器模块50a被示为与存储器控制器20通信。存储器控制器20被示为块(或电路)10的一部分。电路10可以是母板(或主板)或与存储器模块50a通信的其他电子组件或计算引擎或主机设备。

存储器模块50a可以包括一个或多个块(或电路)80a-80n和/或PMIC 100。电路80a-80n可以实现存储器模块50a的数据路径。在所示的示例中，存储器模块50a可以在存储器模块50a的一侧上包括五个数据路径(例如80a-80e)，并且在存储器模块50a的另一侧上包括四个数据路径(例如80k-80n)。电路82a-82n可以分别被实现为存储器通道。每个存储器通道82a-82n可以包括多个块(或电路)84a-84n。电路84a-84n可以被实现为随机存取存储器(RAM)芯片。例如，RAM芯片84a-84n可以实现诸如动态RAM(DRAM)等易失性存储器。RAM芯片84a-84n可以是SDRAM设备72a-72n(例如，芯片84a-84n可以包括位于存储器通道82a-82n之一内的电路72a-72n中的一个或多个电路)。在一些实施例中，RAM芯片84a-84n可以物理地位于存储器模块50a-50n的电路板的两面(例如，正面和背面)。存储器模块50a上的存储容量可以根据特定实施方式的设计标准而变化。

存储器控制器20可以生成时钟信号(例如，CLK)、多个控制信号(例如，ADDR/CMD)和/或多个命令。信号CLK和/或信号ADDR/CMD可以被呈送给存储器通道82a-82n。在一个示例中，信号ADDR/CMD和CLK可以分别在公共总线52和公共总线54上传输。可以经由总线90将命令呈送给PMIC 100。数据总线30可以连接在存储器控制器20和数据路径80a-80n之间。总线30可以包括在存储器控制器20与存储器通道82a-82n之间的迹线、引脚和/或连接。存储器控制器20可以生成和/或接收可以从数据总线30呈送/接收的数据信号(例如，DQa-DQn)和数据选通信号(例如，DQSa-DQSn)。信号DQa-DQn和DQSa-DQSn的一部分可以被呈送给相应的数据路径80a-80n。例如，信号DQa-DQn可以是在JEDEC规范中定义的DQ信号，并且信号DQSa-DQSn可以是在JEDEC规范中定义的DQS信号。在所示的示例中，每个信号DQa-DQn可以具有对应的信号DQSa-DQSn，但是在一些实施例中，一个DQS信号可以选通多个(例如，四个)DQ信号。

总线90可以被实现为主机接口总线。主机接口总线90可以是双向的。主机接口总线90可以被配置为将命令和/或其他数据传送到PMIC 100和/或存储器模块50a的其他组件。在一些实施例中，主机接口总线90可以实现I²C协议。在一些实施例中，主机接口总线90可以实现I3C协议。由主机接口90实现的协议可以根据特定实施方式的设计标准而变化。

参照图3，示出了图示了缓冲存储器模块的示例实施例的图。图3所示的缓冲存储器模块包括可以具有与结合图1所示的无缓冲存储器模块类似的实施方式。

在各种实施例中，电路50a-50n可以包括SDRAM设备72a-72n、PMIC 100、多个块(或电路)70a-70n、块(或电路)74和/或各种其他块、电路、引脚、连接器和/或迹线。电路70a-70n可以被配置为数据缓冲区。电路74可以被实现为寄存式时钟驱动器(RCD)。在另一示例中，RCD电路74可以被实现为符合JEDEC规范(例如，DDR5标准)的RCD电路。例如，在将电路50a-50n实现为兼容DDR5的SDRAM模块的实施例中，存储器模块50a-50n可以包括布置成十个SDRAM设备(或芯片、或模块)的行的电路72a-72n，电路70a-70n可以被布置成一行与电路72a-72n相对应，RCD电路74可以被定位为使得电路72a-72n在RCD电路74的两侧的任一侧上为五个一组，并且功率管理集成电路100可以符合JEDEC DDR5规范。在实施DDR5标准SDRAM存储器模块的实施例中，在RCD 74的每一侧上可以有5个存储器模块。在一些实施例中，连接器(或引脚或迹线)60可以实现80位总线。电路50a-50n的组件的数目、类型和/或布置可以根据特定实施方式的设计标准而变化。

参照图4，示出了图示了图3的存储器模块的框图。存储器模块50a可以包括数据路径80a-80n、RCD电路74和/或PMIC 100。例如，数据路径80a可以包括存储器通道82a和/或数据缓冲区70a。数据路径80b-80n可以具有类似的实施方式。在所示的示例中，存储器模块50a可以在RCD 74的一侧上包括五个数据路径(例如80a-80e)，并且在RCD 74的另一侧上包括五个数据路径(例如80j-80n)。RCD电路74可以被配置为与存储器控制器20、数据缓冲区70a-70n、存储器通道82a-82n和/或PMIC 100通信。RCD电路74可以解码从存储器控制器20接收到的指令(例如，控制字)。可以将信号CLK和/或信号ADDR/CMD呈送给RCD电路74。例如，RCD电路74可以接收寄存器命令字(RCW)。在另一示例中，RCD电路74可以接收缓冲区控制字(BCW)。RCD电路74可以被配置为训练DRAM芯片84a-84n、数据缓冲区70a-70n和/或在RCD电路74与存储器控制器20之间的命令和地址线。例如，RCW可以从存储器控制器20流到RCD电路74。RCW可以用于配置RCD电路74。

RCD电路74可以在LRDIMM和RDIMM配置中使用。RCD电路74可以实现32位1:2命令/地址寄存器。例如，RCD电路74可以具有两组(例如，A和B)命令/地址输出。RCD电路74可以支持高速总线(例如，在RCD电路74和数据缓冲区70a-70n之间的BCOM总线)。RCD电路74可以实现自动阻抗校准。RCD电路74可以实现命令/地址奇偶校验。RCD电路74可以控制寄存器RCW回读。在示例中，RCD电路74可以实现串行通信总线(例如，1MHz的集成电路(I²C)间总线等)。但是，可以实现其他类型的管理总线协议(例如，边带接口等)以满足特定实施方式的设计标准。在一些实施例中，RCD电路74可以实现12.5MHz的集成电路(I³C)间总线。通过使用外部和/或内部参考电压，到RCD电路74的输入可以是伪差分的。RCD电路74的时钟输出、命令/地址输出、控制输出和/或数据缓冲区控制输出可以被分组地启用并且以不同的强度被独立地驱动。

RCD电路74可以从存储器控制器20接收信号CLK和/或信号ADDR/CMD。RCD电路74的各种数字逻辑组件可以用于基于信号CLK和/或信号ADDR/CMD和/或其他信号(例如RCW)来生成信号。RCD电路74还可以被配置为生成信号(例如，CLK')和信号(例如，ADDR'/CMD')。信号CLK'和/或信号ADDR'/CMD'可以被呈送给每个存储器通道82a-82n。在一个示例中，信号ADDR'/CMD'和CLK'可以分别在公共总线52和公共总线54上发送。在另一示例中，RCD电路74可以实现单个ADDR/CMD输入和两个ADDR'/CMD'输出以支持1:2命令/地址架构。RCD电路74可以生成一个或多个信号(例如，DBC)。信号DBC可以被呈送给数据缓冲区70a-70n。信号DBC可以实现数据缓冲区控制信号。信号DBC可以在公共总线56(例如，数据缓冲区控制总线)上发送。

数据缓冲区70a-70n可以被配置为从总线56接收命令和数据。数据缓冲区70a-70n可以被配置为生成去往总线30的数据/从总线30接收数据。总线30可以包括在存储器控制器20和数据缓冲区70a-70n之间的迹线、引脚和/连接。总线58可以在每个数据缓冲区70a-70n与相应的存储器通道82a-82n之间携带数据。数据缓冲区70a-70n可以被配置为缓冲在总线30和58上的数据以进行写操作(例如，从存储器控制器20到对应的存储器通道82a-82n的数据传输)。数据缓冲区70a-70n可以被配置为缓冲在总线30和58上的数据以用于读操作(例如，从对应的存储器通道82a-82n到存储器控制器20的数据传输)。

数据缓冲区70a-70n可以以较小的单位(例如，对于x4DRAM，为4位半字节；或者，对于x8DRAM，为8位字节)与DRAM芯片84a-84n交换数据。在各种实施例中，DRAM芯片84a-84n可以被布置成多组(例如，两组)。对于两组/两个DRAM芯片(例如84a-84b)的实施方式，每组可以包含单个DRAM芯片(例如84a或84b)。每个DRAM芯片84a-84b可以通过上半字节和下半字节或字节连接到相应的数据缓冲区70a-70n。对于两组/四个DRAM芯片(例如84a-84d)的实施方式，每组可以包含两个DRAM芯片(例如84a-84b或84c-84d)。第一组可以通过上半字节连接到相应的数据缓冲区70a-70n。另一组可以通过下半字节连接到相应的数据缓冲区70a-70n。对于两组/八个DRAM芯片(例如84a-84h)的实施方式，每组可以包含四个DRAM芯片84a-84h。一组四个DRAM芯片(例如84a-84d)可以通过上半字节连接到相应的数据缓冲区70a-70n。另一组四个DRAM芯片(例如84e-84h)可以通过下半字节连接到相应的数据缓冲区70a-70n。可以实现其他数目的集合、其他数目的DRAM芯片以及其他数据单元大小，以满足特定实施方式的设计标准。

示出了接口102。接口102可以被配置为启用在RCD电路74和PMIC 100之间的通信。例如，接口102可以实现寄存器时钟驱动器/功率管理集成电路接口(例如，RCD-PMIC接口)。接口102可以包括一个或多个信号和/或连接。由接口102实现的一些信号和/或连接可以是单向的。由接口102实现的一些信号和/或连接可以是双向的。接口102可以由主机存储器控制器20启用。在一个示例中，存储器控制器20可以使用信号ADDR/CMD来启用接口102。在另一示例中，存储器控制器20可以通过呈送启用命令来启用用于PMIC 100的接口102。在一些实施例中，总线90可以与RCD 74通信。

参照图5，示出了图示了功率管理集成电路的引脚分配图的图。示出了PMIC 100的微芯片封装的俯视图。在示例中，PMIC 100的微芯片封装可以被实现为方形扁平无引脚(QFN)封装。例如，PMIC 100的QFN封装的尺寸可以约为4mm x 3mm。可以限制电路50a-50n上的PMIC 100可用的空间量。

示出了用于PMIC 100的多个引脚。PMIC 100可以被实现为具有28个引脚(例如，pin1-pin28)。由于可以限制PMIC 100可用的空间量，所以PMIC 100的尺寸可能会受限于特定规格。可以根据依据JEDEC DDR5规范的设计标准来实现PMIC 100的引脚分配。在一些实施例中，可以根据JEDEC DDR5规范预定义PMIC 100的引脚分配。例如，由于尺寸限制，所以不可能向PMIC 100添加更多引脚。

通常，引脚pin1-pin28可以分别具有预定义的功能性。PMIC 100的引脚pin1-pin28中的一个或多个引脚可以是主机接口。PMIC 100可以被配置为使用可用的引脚pin1-pin28来实现进入和/或退出P1状态和P3a状态。PMIC 100可以被配置为向引脚pin1-pin28中的一个或多个引脚添加附加的功能性，同时启用每个引脚pin1-pin28的预定义功能性。

在所示的示例中，引脚pin 2、pin 6和pin 20可以分别传送信号(例如，VIN_BULK_A、VIN_BULK_B和VIN_BULK_C，可以一起是信号VIN_BULK)。引脚pin13可以传送信号(例如，VOUT_1.8V)。引脚pin15可以传送信号(例如，VOUT_1.0V)。引脚pin3可以传送信号(例如，SWA)。引脚pin5可以传送信号(例如，SWB)。引脚pin19可以传送信号(例如，SWC)。引脚pin9可以传送信号(例如，PID)。引脚pin23可以传送信号(例如，GSI_n)。引脚pin25可以传送信号(例如，PWR_GOOD)。引脚pin27可以传送信号(例如，VR_EN)。PMIC 100的引脚分配可以根据特定实施方式的设计标准和/或根据DDR5标准JEDEC规范而变化。

PMIC 100可以包括块(或电路)102a-102n。电路102a-102n可以分别实现寄存器。每个寄存器102a-102n可以包括位置。在示例中，在寄存器102i中示出了位置104。寄存器102i可以是功率状态进入寄存器。PMIC 100还可以包括块(或电路)106a-106n。电路106a-106n可以分别实现稳压器。PMIC 100可以包括其他组件(未示出)。PMIC100的组件的数目、类型和/或布置可以根据特定实施方式的设计标准而变化。

寄存器102a-102n可以被配置为提供易失性存储。寄存器102a-102n可以具有可以是只读、读/写、只写或保留的属性。寄存器102a-102n的子集可以包括可由主机控制器20访问的区域。例如，主机控制器20可以被配置为从寄存器102a-102n的子集读取和写入。寄存器102a-102n的子集可以使DIMM供应商(例如，电路50a-50n的供应商)能够对PMIC 100进行编程。寄存器102a-102n的子集可以是PMIC供应商(例如，PMIC 100的供应商)特定区域。寄存器102a-102n可以被配置为提供PMIC 100的各种功能(例如，错误日志、状态信息(实时的和周期性的)、屏蔽、功率状态进入、电流阈值、电压设置、温度读数、功率测量等)。寄存器102a-102n的功能性可以根据特定实施方式的设计标准而变化。

寄存器102a-102n可以是8位寄存器。在示例中，寄存器102a-102n可以包括8个存储位置(或寄存器值)。寄存器值104可以是寄存器102a-102n的寄存器值(或存储位置)之一的代表示例。在所示的示例中，寄存器102i可以是R1A寄存器，并且寄存器值104可以是R1A[4]值(例如，寄存器R1A的位0:7的位4)。存储在寄存器值104中的值可以被配置为使能引脚pin1-pin28中的一个或多个引脚的附加功能性。寄存器值104可以被配置为使PMIC 100能够启用低功率(例如，静态)状态。寄存器值104可以被配置为控制进入和/或退出低功率状态和空闲功率状态。

寄存器102i可以是可由主机控制器20访问的寄存器102a-102n的子集中的一个。寄存器值104可以是读/写值(例如，主机控制器20可以从寄存器值104读取或向寄存器值104写入)。寄存器值104可以是PMIC静态状态进入启用值(例如，QUIESCENT_STATE_EN)。在示例中，当寄存器值104具有低(例如，逻辑0)值时，可以禁用静态状态。在示例中，当寄存器值104具有高(例如，逻辑1)值时，可以启用静态状态。

稳压器106a-106n可以包括开关稳压器和/或低压差(LDO)稳压器。在示例中，稳压器106a可以是SWA稳压器，稳压器106b可以是SWB稳压器，并且稳压器106c可以是SWC稳压器。稳压器106a-106c可以是连接到功率电感器的开关节点输出降压稳压器。在另一示例中，稳压器106d可以是1.8V LDO稳压器，并且稳压器106e可以是1.0V LDO稳压器。所实现的稳压器的数目和/或类型可以根据特定实施方式的设计标准而变化。

信号VIN_BULK可以是到用于稳压器106a-106n中的一个或多个稳压器的PMIC 100的5V输入电源。在示例中，信号VIN_BULK_A可以是用于SWA稳压器106a的输入电源，信号VIN_BULK_B可以是用于SWB稳压器106b的输入电源，信号VIN_BULK_C可以是用于SWC稳压器106c的输入电源。信号VOUT_1.8V可以是LDO稳压器106d的1.8V输出。信号VOUT_1.0V可以是LDO稳压器106e的1.0V输出。信号SWA可以是SWA稳压器106a的输出，信号SWB可以是开关稳压器106b的输出，信号SWC可以是开关稳压器106c的输出。信号PID可以接收用于I²C和I3C总线的ID。信号GSI_n可以提供总体状态中断输出。信号GSI_n可以是开漏输出，其被配置为将事件传送到主机控制器20。

信号PWR_GOOD可以是开漏输出，其被配置为指示PMIC 100的功率状态。例如，当VIN_BULK以及所有启用稳压器106a-106n留在如由对应寄存器102a-102n配置的容限阈值内时，信号PWR_GOOD可以被断言为高。在示例中，当VIN_BULK低于阈值时或当启用的稳压器106a-106n中的任何一个超过容限阈值时，信号PWR_GOOD可以被断言为低。信号PWR_GOOD可以被配置为I/O。例如，在低功率操作状态下，信号PWR_GOOD的pin25可以用作I/O。在另一示例中，可以仅输出用于信号PWR_GOOD的pin25。

信号VR_EN可以是PMIC启用输入信号。在示例中，当信号VR_EN被断言为高时，PMIC100可以接通稳压器106a-106n之一。在示例中，当信号VR_EN被断言为低时，PMIC 100可以关断稳压器106a-106n之一。pin27可以是用于PMIC 100的主机接口的使能引脚。使能引脚pin27可以是被配置为控制稳压器106a-106n中的一个或多个稳压器的状态的输入。

当未设置寄存器102a-102n的屏蔽位时，PMIC 100可以当发生任何事件时断言输出信号GSI_n和信号PWR_GOOD。在示例中，各种事件都可能导致PMIC 100内部生成VRDisable命令(例如，信号VIN_BULK的电压过高或过低、信号SWA-SWC的电压过高或过低、临界温度等)。对于未触发VR Disable命令的事件，PMIC 100可以正常操作。主机控制器20可以被配置为读取作为状态寄存器的寄存器102a-102n，以确定和/或隔离信号GSI_n或信号PWR_GOOD的断言的原因。PMIC 100可以保持信号GSI_n或信号PWR_GOOD被断言，直到主机控制器20清除或屏蔽适当的寄存器102a-102n为止。

在一些实施例中，在低功率(例如，静态)P1状态下，VIN_BULK的电流可以约为25μA(VIN_BULK为5V)。PMIC 100中的所有电路，包括所有稳压器106a-106n，可以被关断。信号VR_EN可以被设置为静态低或静态高状态。信号GSI_n可以被拉高。可以禁用对I²C或I3C接口的访问，并且总线可以被拉高。信号PID可以被拉高或拉低。

在一些实施例中，在空闲功率P3a状态下，VIN_BULK的电流可以约为100μA(VIN_BULK为5V)。所有的输出和/或LDO稳压器106a-106n可以在0A输出负载下被接通。信号VR_EN可以被设置为静态低或静态高状态。信号GSI_n可以被拉高。可以启用对I²C或I3C接口的访问，并且总线可以被拉高。信号PID可以被拉高或拉低。

PMIC 100可以被配置为在安全操作模式或可编程操作模式下操作。可以通过寄存器102a-102n的值之一来确定PMIC 100是以安全操作模式还是以可编程操作模式进行操作。在示例中，用于寄存器102a-102n之一的寄存器值之一(例如，寄存器值R2F[2])可以用于确定PMIC 100以哪种操作模式起作用。在寄存由主机控制器20提供的VR Enable命令之后(例如，使用引脚pin27处的信号VR_EN或在I²C/I3C总线上提供命令)，可以选择PMIC 100的操作模式。

在可编程操作模式中，当主机控制器20发出VR Enable命令时(例如，使用信号VR_EN或I²C/I3C总线)，PMIC 100可以被配置为允许基于由主机控制器20提供的命令修改任何寄存器102a-102n。主机控制器20可以修改作为寄存器102a-102n的主机子集的一部分的任何寄存器102a-102n。PMIC 100可以响应于主机控制器20对寄存器102a-102n的编程而操作。

在安全操作模式下，PMIC 100可以被配置为不允许主机控制器20修改寄存器102a-102n中的一些寄存器(例如，安全寄存器)。例如，在安全操作模式下，寄存器102a-102n中的一些寄存器可以由主机20修改，而寄存器102a-102n中的一些寄存器可能不允许主机20进行修改。PMIC 100可以被配置为忽略来自主机控制器20的与寄存器102a-102n中的一些寄存器相对应的请求。例如，当PMIC 100在安全操作模式下操作时，可以不修改寄存器102a-102n的寄存器R15-R2F、寄存器R32-R34、寄存器R40-R6F和/或寄存器R70-RFF(例如，安全寄存器)。通常，虽然PMIC 100可以在安全操作模式下对寄存器102a-102n中的一些寄存器进行写保护，但是在安全操作模式(或可编程操作模式)下对寄存器102a-102n的读操作可能没有限制。

当PMIC 100已经进入安全操作模式时，主机控制器20可以使PMIC 100重启以能够写入安全寄存器。PMIC 100的重启可以是完全去除到PMIC 100的信号VIN_BULK(例如，没有到引脚pin2、pin6和pin20的输入)。仅当主机控制器20已经提供VR Enable命令后，才可以进入安全操作模式。例如，当PMIC 100上电时(例如，对应于安全操作模式)，寄存器R2F[2]可以默认等于零，但是，在提供VR Enable命令之前，PMIC 100可以允许主机控制器20修改任何寄存器102a-102n(来自主机子集)。

寄存器102a-102n中的一些寄存器可以存储阈值。在示例中，寄存器102a-102n中的一个或多个寄存器可以存储用于信号SWA、信号SWB和/或信号SWC的阈值电压。PMIC 100可以主动地监测在被启用的每个稳压器106a-106n上的输出电压。在编程操作模式中，当PMIC 100检测到任何开关稳压器(例如，稳压器106a-106c)具有过压条件时，PMIC 100可以生成VR Disable命令，禁用开关稳压器106a-106c，更新寄存器102a-102n，断言信号GSI_n，并且断言信号PWR_GOOD(LDO稳压器106d-106e可以保持活跃)。PMIC 100可以使主机控制器20能够访问寄存器102a-102n以确定过压情况的原因并清除适当的寄存器。一旦主机控制器20清除适当的寄存器并发出VR_Enable命令，就可以通过主机控制器20重新启用开关稳压器106a-106n。在安全操作模式下，当PMIC 100检测到任何开关稳压器106a-106c具有过压状态时，PMIC 100可以类似地对编程操作模式做出响应，但是主机控制器20可以使PMIC100重启。

参照图6，示出了图示了在主机存储器控制器20与存储器模块50a-50h之间的I²C/I3C总线的图。示出了系统总线350。系统总线350可以实现I²C或I3C协议。在一个示例中，系统总线350可以利用结合图2示出的主机接口总线90来进行响应。通常，系统总线350可以与每个总线的8个DIMM(例如，存储器模块50a-50h)通信。

存储器模块50a-50h可以分别包括相应的集线器200a-200h和/或多个设备352a-352n。集线器200a-200h可以实现串行存在检测(SPD)集线器。每个SPD集线器200a-200h可以使存储器控制器20能够访问关于存储器模块50a-50h的信息。例如，每个SPD集线器200a-200h可以提供对所安装的一定数目的存储器的访问、要使用的定时等等。在一个示例中，SPD集线器200a-200h可以使用I²C协议进行通信。在另一示例中，SPD集线器200a-200h可以使用I3C协议进行通信。SPD集线器200a-200n可以被配置为将来自主机存储器控制器20的启用命令呈送给PMIC 100。

在所示的示例中，SPD集线器200a和从属设备352a-352d被示出为与存储器模块50a对应的代表性示例。在示例中，从属设备352a-352d可以是PMIC 100、RCD 74和两个温度传感器。在存储器模块50a上示出了系统总线350的一部分350′，该模块在SPD集线器200a与从属设备352a-352d之间通信。在一些实施例中，系统总线350可以与每个存储器模块50a-50h的至少五个设备通信(例如，以接收功率测量读出、PMIC 100的状态、温度读出、SPD的状态和/或RCD74的状态)。

在实现I3C协议(例如以12.5MHz操作)的系统总线350的示例中，用于基础周期性读出的总时间量(例如，不包括分组错误检查(PEC)、IBI检查和/或软件开销)可以约为464μs。例如，仅使用系统总线350，PMIC电流/功率读出时间在每个DIMM具有一个PMIC时可以约为128μs(例如8*16)，在每个DIMM具有两个PMIC时则为256μs(例如2*8*16)。在另一示例中，仅使用系统总线350，PMIC总体状态读出时间在每个DIMM具有一个PMIC时可以约为128μs(例如8*16)，在每个DIMM具有两个PMIC时则为256μs(例如2*8*16)。在又一示例中，仅使用系统总线350，温度传感器(TS)读出时间在每个DIMM具有两个温度传感器时可以为128μs(例如8*2*8)，在每个DIMM具有1个SPD TS时则为48μs(8*6)。在又一示例中，仅使用系统总线350，在每个DIMM具有1个SPD时，SPD读出时间可以约为80μs(例如，除了SPD TS之外，还可能要读取两个寄存器(MR48和MR52))。另外，仅使用系统总线350还可以包括RCD读出时间。在另一示例中，使用I²C总线协议(例如，以1MHz运行)，基础周期读出的总时间可以约为5.5ms。

PMIC 100可以被配置为：为(例如，在每个稳压器模块上的)每个轨提供实时测量的功率和/或电流消耗。在示例中，存储器控制器20可以访问功率数据并利用该信息来调整用于DRAM模块72a-72n的访问模式。系统总线350可以被配置为使存储器控制器20能够访问功率数据(例如，经由I²C/I3C协议)。

在上电时，默认情况下，PMIC 100可以在I²C操作模式下操作。在I²C操作模式下，PMIC 100的最大操作速度可以被限制为1MHz，可能不支持带内中断，可以支持重置总线350，可能不支持奇偶校验(除了支持的CCC)，而且可能不支持分组错误检查。PMIC 100可以在I²C模式下操作，直到主机20提供进入I3C操作模式的命令为止。在示例中，主机20可以发出SETAASA CCC命令以发起I3C操作模式。在I3C操作模式中，PMIC 100可以具有高达12.5MHz的最大操作速度，可以支持带内中断，可以支持重置总线350，可以默认启用奇偶校验并且可以支持(但默认情况下禁用)分组错误检查。

参照图7，示出了图示了进入和退出静态功率状态的状态图。示出了状态图380。状态图380可以包括功率状态382-392。功率状态382可以是P0状态。功率状态384可以是P2_B功率状态。功率状态386可以是P3(或P3a)功率状态。功率状态388可以是P1功率状态。状态390可以是P2_A1功率状态。功率状态392可以是P2_A2功率状态。功率状态382-392可以是PMIC 100可以被配置为在其中操作的功率状态。PMIC 100可以包括其他功率状态(未示出)。由PMIC 100实现的功率状态的数目和/或类型可以根据特定实施方式的设计标准而变化。

在P0功率状态382中，信号VIN_BULK可以是无效的，并且PWR_GOOD信号可以是逻辑低值。例如，可以没有到引脚pin2、pin6和pin20的输入。P0功率状态382可以是PMIC 100的重启。PMIC 100可以从P0功率状态382移至P2_B功率状态384。

在P2_B功率状态384中，所有开关稳压器106a-106c可以是关断的，并且所有LDO稳压器106d-106e可以是接通的。在P2_B功率状态384中，信号PWR_GOOD可以是逻辑低值，并且信号VR_EN可以是逻辑低值(或高阻抗状态)。在P2_B功率状态384中，寄存器值R32[7]可以为零。P2_B功率状态384可以是在VR Enable命令之前从P0功率状态382和/或P1功率状态388的转变状态。当信号VR_EN转变为高或VR Enable命令在I²C/I3C总线90上时，P2_B功率状态384可能移至P3功率状态386。

在P3功率状态386下，所有开关稳压器106a-106c可以是接通的。在示例中，P3功率状态386可以是稳压操作模式和/或VIN_BULK链路监测操作模式。在P3功率状态386中，寄存器值R32[7]可以是1。在一个示例中，在P3功率状态386下，PMIC 100在5V VIN_BULK时可以具有大约100μA的电流。

在P3功率状态386中，如果VR_EN引脚从高转变为低，R32[5]寄存器被设置为0并且寄存器值104被设置为0，则信号PWR_GOOD可以为低并且PMIC 100可能移至P2_A1功率状态390。在P3功率状态386中，如果VR_EN引脚从高转变为低，R32[5]寄存器被设置为0并且寄存器值104设置为1，则信号PWR_GOOD可以为低并且PMIC100可能移至P1功率状态388。在P3功率状态386中，如果VR_EN引脚从高转变为低并且R32[5]寄存器被设置为1，则PMIC 100可能处于不当的配置(例如，同时将信号VR_EN和信号PWR_GOOD用作I/O类型可能是不合适的，因为仅当信号PWR_GOOD被配置为I/O时，VR_EN引脚才可以接通或关断输出轨，并且，如果信号PWR_GOOD被配置为I/O，则信号PWR_GOOD可以连接到GND)。在P3功率状态386中，如果VR_EN引脚从低转变为高，则信号PWR_GOOD可能处于高阻抗状态并且PMIC 100可以移动以留在P3功率状态386(例如，假设PMIC通过I²C/I3C总线90上的VR Enable命令进入了P3功率状态386)。

在P3功率状态386中，如果VR Enable命令在I²C/I3C总线90上，则R2F[2]寄存器被设置为1并且寄存器值104被设置为0，则信号PWR_GOOD可能处于高阻抗状态并且PMIC 100可能移至P2_A1功率状态390。在P3功率状态386中，如果VR Enable命令在I²C/I3C总线90上，R2F[2]寄存器被设置为1并且寄存器值104被设置为1，则信号PWR_GOOD可能处于高阻抗状态并且PMIC 100可能移至P1功率状态388。在P3功率状态386中，如果VR Enable命令在I²C/I3C总线90上，R2F[2]寄存器被设置为0，则信号PWR_GOOD可能处于高阻抗状态并且PMIC 100可能留在P3功率状态386。在P3功率状态386中，如果VR禁用命令在I²C/I3C总线90上，则信号PWR_GOOD可能处于高阻抗状态并且PMIC 100可能留在P3功率状态386(例如，假设PMIC 100进入了P3功率状态386，VR_EN引脚转变为高)。

在P3功率状态386中，如果信号PWR_GOOD被输入为低并且R32[5]寄存器被设置为0，则信号PWR_GOOD可能处于高阻抗状态并且PMIC 100留在P3功率状态386(例如(PWR_GOODI/O类型可以被配置为仅输出，PWR_GOOD输入可以为低，但在内部，输出信号PWR_GOOD可能处于高阻抗状态)。在P3功率状态386中，如果信号PWR_GOOD被输入为低并且R32[5]寄存器被设置为1，则信号PWR_GOOD可以为低并且PMIC 100留在P2_A1功率状态390。

在P3功率状态386中，如果存在内部VR Disable事件并且R2F[2]寄存器被设置为0，则信号PWR_GOOD可以为低，PMIC 100可能移至P2_A1功率状态390并且PMIC 100可能需要重启。在P3功率状态386中，如果存在内部VR Disable事件并且R2F[2]寄存器被设置为1，则信号PWR_GOOD可以为低，PMIC 100可能移至P2_A1功率状态390，并且PMIC 100可能不需要重启(例如，假设该事件不再存在并且状态寄存器被清除，PMIC 100可以使用VR Enable命令重新启用输出稳压器106a-106n)。在P3功率状态386中，如果信号VIN_BULK无效，则PMIC100可能移至P0功率状态382。

在P1功率状态388中，寄存器值104可以被设置为1。P1功率状态388可以仅从P3功率状态386进入。在P1功率状态388中，如果VR_EN引脚从低转变为高并且寄存器值104被设置为1，则信号PWR_GOOD可能处于高阻抗状态，可能不需要重启并且PMIC 100可能移至P3功率状态386。在P1功率状态388中，如果VR Enable或VR Disable命令被设置在I²C/I3C总线90上并且寄存器值104被设置为1，则信号PWR_GOOD可能没有变化并且PMIC 100可能留在P1功率状态388。在一个示例中，在P1功率状态388中，在5V VIN_BULK时，PMIC 100可以具有大约25μA的电流。例如，在P1功率状态388中，PMIC 100可以比P3功率状态386消耗更少的功率。

P2_A1功率状态390可以是无故障事件状态。在VR Enable命令之后，P2_A1功率状态390可以从P3功率状态386转变。在P2_A1功率状态390中，所有开关稳压器106a-106c可以是关断的。在P2_A1功率状态390中，所有LDO稳压器106e-106f可以是接通的。在P2_A1功率状态390中，信号PWR_GOOD可以为低或高，输入信号VR_EN可以为低或高，并且寄存器R32[7]可以被设置为0。

在P2_A1功率状态390中，如果VR_EN引脚从高转变为低，则可能没有任何变化(例如，PMIC 100可能已经处于P2_A1功率状态390，而VR_EN引脚可能没有任何意义)。在P2_A1功率状态390中，如果VR_EN引脚从低转变为高，并且寄存器R32[5]被设置为1，则PMIC 100可能处于不当的配置。在P2_A1功率状态390中，如果VR_EN引脚从低转变为高，寄存器R32[5]被设置为0，并且寄存器值104被设置为0，则信号PWR_GOOD可能处于高阻抗状态并且PMIC100可能会移至P3功率状态386。通常，如果没有事件(例如，寄存器值104被设置为1)，则P2_A1功率状态390可能不会进入P2_A1功率状态390。

在P2_A1功率状态390中，如果VR Disable命令在I²C/I3C总线90上，则可能没有变化(例如，PMIC 100已经通过VR_EN引脚处于P2_A1功率状态390，VR Disable命令可能没有效果)。在P2_A1功率状态390中，如果VR Enable命令在I²C/I3C总线90上，并且寄存器R2F[2]被设置为0，则可能没有变化。在P2_A1功率状态390中，如果VR Enable命令在I²C/I3C总线90上，并且寄存器R2F[2]被设置为1，则信号PWR_GOOD可能处于高阻抗状态并且PMIC 100可能移至P3功率状态386，并且可能不需要重启。

在P2_A1功率状态390中，如果存在内部VR Disable事件并且寄存器R2F[2]被设置为0，则信号PWR_GOOD可以被设置为低，可能需要重启，并且PMIC 100可能移至P2_A2功率状态392。在P2_A1功率状态390中，如果存在内部VR Disable事件并且寄存器R2F[2]被设置为1，则信号PWR_GOOD可能被设置为低，可能不需要重启，并且PMIC 100可能移至P2_A2功率状态392(例如，假设该事件不再存在并且状态寄存器被清除，PMIC 100可以使用VR Enable命令重新启用输出稳压器106a-106n，并且，如果存在热关机，则无论寄存器102a-102n的设置如何，PMIC 100都可能需要重启)。在功率状态P2_A1中，如果信号VIN_BULK无效，则PMIC100可能移至P0功率状态382。

P2_A2功率状态392可以是故障事件状态。在VR Enable命令之后，P2_A2功率状态392可以从P3功率状态386转变。在P2_A2功率状态392中，所有开关稳压器106a-106c可以是关断的。在P2_A2功率状态392中，所有LDO稳压器106e-106f可以是接通的。在P2_A2功率状态392中，信号PWR_GOOD输出可以为低，输入信号VR_EN可以为低或高，并且寄存器R32[7]可以被设置为0。

在P2_A2功率状态392中，如果VR_EN引脚从高转变为低，则可能没有任何变化(例如，PMIC 100可能已经处于P2_A2功率状态392，而VR_EN引脚可能没有任何意义)。在P2_A2功率状态392中，如果VR_EN引脚从低转变为高并且寄存器R2F[2]被设置为0，则信号PWR_GOOD可以被设置为低，PMIC 100可能需要重启并且PMIC100可能会留在P2_A2功率状态392。在P2_A2功率状态392中，如果VR_EN引脚从低转变为高，寄存器R2F[2]被设置为1并且寄存器值104被设置为0，则信号PWR_GOOD可能处于高阻抗状态，可能不需要重启，并且PMIC 100可能移至P3功率状态386。在P2_A2功率状态392中，如果VR_EN引脚从低转变为高，寄存器R2F[2]被设置为1，寄存器R32[5]被设置为0，并且寄存器值104被设置为0，则信号PWR_GOOD可能处于高阻抗状态，可能不需要重启并且PMIC 100可能移至P3功率状态386。在P2_A2功率状态392中，如果VR_EN引脚从低转变为高，寄存器R2F[2]被设置为1，寄存器R32[5]被设置为1并且寄存器值104被设置为0，则PMIC 100可能处于不当的配置中。

在P2_A2功率状态392中，如果VR Enable命令在I²C/I3C总线90上且寄存器R2F[2]被设置为0，则信号PWR_GOOD可能被设置为低，可能需要重启，并且PMIC 100可能留在P2_A2功率状态392。在P2_A2功率状态392中，如果VR Enable命令在I²C/I3C总线90上，寄存器R2F[2]被设置为1，并且寄存器值104被设置为0，则信号PWR_GOOD可能处于高阻抗状态，可能不需要重启，并且PMIC100可能移至P3功率状态386。在P2_A2功率状态392中，如果VR Enable命令在I²C/I3C总线90上，寄存器R2F[2]被设置为1，并且寄存器值104被设置为1，则信号PWR_GOOD可能处于高阻抗状态，可能不需要重启并且PMIC 100可能移至P3功率状态386。

在P2_A2功率状态392中，如果发生内部VR Disable事件并且寄存器R2F[2]被设置为0，则可能没有变化并且可能需要重启。在P2_A2功率状态392中，如果发生内部VRDisable事件并且寄存器R2F[2]被设置为1，则可能没有变化并且可能不需要重启。在P2_A2功率状态392中，如果信号VIN_BULK无效，则PMIC 100可能移至P0功率状态382。

P1功率状态388可以是静态功率状态。在静态功率状态388下，信号VIN_BULK可以是标称5V，并且可能需要25μA的电流。在静态功率状态388中，PMIC 100中的所有电路，包括开关稳压器106a-106c和LDO稳压器106d-106e，都可以是关断的。在静态功率状态388中，信号VR_EN可以处于静态低电平或高电平。在静态功率状态388中，可能不允许I²C/I3C接口访问(例如，可以禁用对总线90的访问)并且可以将其拉高，并且信号PID可以处于静态低电平或高电平。仅当寄存器值104被设置为逻辑1(或高)值时，静态功率状态388才可适用。当PMIC 100进入静态功率状态388时，只要信号VIN_BULK有效，PMIC 100就可以将寄存器位R32[5]、R2F[2]和寄存器值104的设置存储在非易失性存储器中。在示例中，可以经由主机控制器20访问非易失性存储器。当PMIC 100处于编程操作模式并且处于静态功率状态388时，信号PWR_GOOD的pin25可以被配置为具有双向操作。

P3/P3a功率状态386可以是空闲功率状态。在空闲功率状态386下，信号VIN_BULK可以是标称5V，并且可能需要100μA的电流。在空闲功率状态386下，PMIC 100中的所有电路，包括开关稳压器106a-106c和LDO稳压器106d-106e，在0A负载下都可以是接通的。在空闲功率状态386下，信号VR_EN可以处于静态低电平或高电平。在空闲功率状态386中，可以允许I²C/I3C接口访问(例如，可以启用对总线90的访问)并且可以将其拉高，并且信号PID可以处于静态低电平或高电平。仅当寄存器值104被设置为逻辑0(或低)值时，空闲功率状态386才可适用。P3a功率状态可以与P3功率状态相同，但是所有开关输出稳压器106a-106c和LDO稳压器106d-106e上的负载为0A。例如，在静态功率状态388下，PMIC 100可以比在空闲功率状态386下时消耗更少的功率。

寄存器102i可以是功率状态进入寄存器。功率状态进入寄存器102i可以是R1A寄存器。功率状态进入寄存器R1A可以包括8位(例如，八个存储位置)。存储位置之一(例如，R1A[4])可以是寄存器值104。R1A寄存器可以被配置为控制进入静态(例如，低)P1功率状态388。

寄存器R1A的[0]位可以是VOUT_1.0V_POWER_GOOD_THRESHOLD_VOLTAGE存储位置，其可以为功率良好状态提供VOUT_1.0V LDO输出阈值电压。在示例中，寄存器R1A的[0]位的值0可以是寄存器R51[2:l]的设置的-10％，并且值1可以是寄存器R51[2:l]的设置的-15％。

寄存器R1A的[1]位可以是OUTPUT_POWER_SELECT存储位置(例如，仅在寄存器RIB[6]被设置为1时才适用)，其可以提供开关输出功率选择。在示例中，寄存器R1A的[1]位的值0可以报告R0C、R0E和R0F上的每个轨的单独电力，并且值1可以报告R0C中的每个轨的总电力。

寄存器R1A的[2]位可以是VOUT_1.8_POWER_GOOD_THRESHOLD_VOLTAGE存储位置，其可以为功率良好状态提供LDO输出阈值电压。在示例中，寄存器R1A的[2]位的值0可以指示1.6V的电压，并且值1可以被保留。寄存器R1A的[3]位可以被保留。

寄存器R1A的[4]位可以是寄存器值104。寄存器值104可以是QUIESCENT_STATE_EN存储位置，其可以为进入静态功率状态388提供启用位。必须在发出VR Enable命令之前配置寄存器值104。在示例中，寄存器值104的值0禁用静态功率状态388，而值1可以启用静态功率状态388(例如，VR Disable命令(例如，仅在可编程模式下，VR_EN引脚转变为低或寄存器R32[7]被设置为0)可能会使PMIC 100进入静态功率状态388)。

寄存器R1A的[5]位可以是VIN_BULK_POWER_GOOD_THRESHOLD_VOLTAGE存储位置，其可以为功率良好状态提供VIN_BULK输入电源(下降)阈值电压。在示例中，寄存器R1A的[5]位的值0可以指示4.0V的电压，并且寄存器R1A的[5]位的值1可以指示3.75V的电压。寄存器R1A的[6:7]位可以被保留。

寄存器R1A的位的默认值可以是0。在示例中，默认情况下，寄存器值104可以是0值。利用寄存器值104的0值，PMIC 100可以禁用静态功率状态388(例如，PMIC 100可以不进入静态功率状态388)。可以将寄存器值104改变为值1以启用静态功率状态388。可以通过来自主机控制器20的命令来改变寄存器值104。在一个示例中，来自主机控制器20的用于改变寄存器值104的命令可以是信号VR_EN的转变。在另一示例中，来自主机控制器20的用于改变寄存器值104的命令可以是总线90上的VR Enable命令或VR Disable命令。

在一些实施例中，可以通过DDR5规范来定义用于PMIC 100的主机控制器接口(例如，引脚pin1-pin28)。引脚pin1-pin28中的每一个引脚可以具有特定功能。信号VR_EN可以具有预定义的功能性。PMIC 100可以增加引脚pin28的预定义功能性。例如，PMIC 100可以重复使用引脚pin28和寄存器值104来控制进入静态功率状态388和从静态功率状态388退出。PMIC 100可以被配置为在DDR5规范(以及以后世代版本)的要求内工作，以添加静态功率状态388的功能性。用于信号VR_EN的引脚pin28和用于控制进入静态功率状态388和从静态功率状态388退出的寄存器值104的组合可以使PMIC100能够控制稳压器106a-106n的状态，但不增加PMIC 100的主机控制器接口的针脚pin1-pin28的数目。

参照图8，示出了图示了当在VIN_BULK斜升之后VR_EN引脚为高且无总线命令的情况下的上电序列的定时图。示出了定时图420。定时图420可以包括波形422-438。波形422可以表示信号VIN_BULK。波形424可以表示信号VOUT_1.8V。波形426可以表示信号VOUT_1.0V。波形428可以表示I²C/I3C总线90上的命令。波形430可以表示信号VR_EN。波形432可以表示信号SWC。波形434可以表示信号SWB。波形436可以表示信号SWA。波形438可以表示信号PWR_GOOD。

示出了垂直线440-450。垂直线440-450可以对应于特定定时和/或PMIC 100进行的响应。在示例中，垂直线440可以表示事件和/或动作的序列。垂直线440可以对应于VIN_BULK波形422从低到高的转变。垂直线442可以对应于VOUT_1.8V波形424从低到高的转变。线440和线442之间的时间可以是t1.8V_READY。垂直线444可以对应于VOUT_1.0V波形426从低到高的转变。线442和线444之间的时间可以是t1.0V_READY。

线448可以对应于VR_EN波形430从低到高的转变。线446可以在线448之前。线442和线446之间的时间可以是tMANAGEMENT_READY。线440和线448之间的时间可以是tVIN_BULK_TO_VR_ENABLE。I²C/I3C总线90上可能没有VR Enable命令。

在时间448处，SWC波形432可以从低转变为高，然后SWB波形434可以从低转变为高，然后SWA波形436可以从低转变为高，然后PWR_GOOD波形438可以从低转变为高。例如，改变VR_EN波形430(例如，提供输入)可以改变稳压器106a-106n的状态。在时间440之前，PWR_GOOD波形438可以处于不确定状态452。线450可以对应于PWR_GOOD波形从低到高的转变。线448和线450之间的时间可以是tPMIC_PWR_GOOD_OUT。

信号VIN_BULK(例如，信号VIN_BULK_A、信号VIN_BULK_B和信号VIN_BULK_C)可以是用于PMIC 100的一个输入电源。可以从主机平台(例如，主机控制器20)接收该输入电源。VIN_BULK电源可由PMIC 100用于所有三个开关输出稳压器106a-106c和两个LDO输出稳压器106d-106e。信号VOUT_1.8V(例如，LDO输出)可以与信号SWC(例如，可以用于DRAM VPP轨的开关输出)分离并且独立。信号VOUT_1.0V(例如，LDO输出)可以与信号SWA或SWB分离并且独立。

当PMIC 100上电时，VIN_BULK电源在被检测为对PMIC 100有效之前可能会达到约4.25V的最小阈值电压。在VIN_BULK电源达到最小阈值电压之后，当信号VIN_BULK下降到低于寄存器R1A的[5]位中的阈值设置时，PMIC 100可以更新寄存器R08[7]。

一旦VIN_BULK电源有效(例如，在时间440处)，PWR_GOOD波形438可以从不确定状态452转变为低值，并且PMIC 100可以将VOUT_1.8V波形424驱动为高(例如，在t1.8V_READY内)并且将VOUT_1.0V波形426驱动为高(例如，在t1.0V_READY内)。当VIN_BULK波形422达到最小阈值电压时，PMIC 100可以仅将信号PWR_GOOD驱动为低。可以在平台上或在主机控制器20上将PWR_GOOD波形438上拉(例如，从1.8V拉到3.3V)。仅在信号VIN_BULK有效且稳定之后，才可以使用波形PWR_GOOD 438的上拉电压。PMIC 100可以在时间tMANAGEMENT_READY内启用I²C/I3C总线90接口功能。在满足tMANAGEMENT_READY定时要求之前，主机20可以不尝试访问寄存器102a-102n。

在上电期间，主机20可以使VIN_BULK波形422斜升，在tVIN_VULK_TO_VR_ENABLE的最小时间段内保持VIN_BULK波形422稳定，并且将VR_EN引脚保持为静态低或高。通常，只要VR_EN波形430被保持在静态电平(低或高)，就对VR_EN波形430可能没有定时关系要求。在VIN_BULK波形422的斜升期间，如果VR_EN波形430被保持为低，则VR_EN波形430可以仅转变为高一次。一旦为高，在VIN_BULK波形422的斜升期间，就不允许VR_EN波形430转变为低。如果在VIN_BULK波形422的斜升期间VR_EN波形430被保持高或转变为高，则PMIC 100可以接通输出轨。如果在VIN_BULK波形422的斜升期间VR_EN波形430被保持为低，则主机20可以将信号VR_EN断言为高以接通PMIC 100输出轨。主机20可以通过经由I²C/I3C总线90将寄存器R32[7]设置为1来发出VR Enable命令以接通PMIC 100输出轨。结合图8-12所示的示例上电初始化序列可以是代表性示例。特定的斜升序列可以通过与上电序列配置相对应的寄存器102a-102n来配置。

在将VR Enable命令寄存在I²C/I3C总线90上或将信号VR_EN寄存为高之后，PMIC100可以在时间tPMIC_PWR_GOOD_OUT内执行多个步骤。PMIC 100可以检查VIN_BULK波形422的功率良好状态是否有效。PMIC 100可以使用上电序列配置(例如，由寄存器R40和/或寄存器R42描述)上电并且如DIMM供应商存储空间寄存器中所编程那样内部寄存器102a-102n。然后，PMIC 100可以给所有启用的输出开关稳压器106a-106c上电以准备正常操作。然后，PMIC 100可以更新状态寄存器(例如，R08)，并且在时间tPMIC_PWR_GOOD_OUT内使PWR_GOOD波形438浮置。如果在时间tPMIC_PWR_GOOD_OUT内PWR_GOOD波形438没有浮置，则主机20可以访问PMIC 100的状态寄存器以获取详细信息。在VR Enable命令之后，直到时间tPMIC_PWR_GOOD_OUT到期，PMIC 100可能不确认来自主机20在I²C/I3C总线90上的任何请求。

参照图9，示出了图示了当在VIN_BULK斜升之前VR_EN引脚为高且无总线命令的情况下的上电序列的定时图。示出了定时图480。定时图480可以包括波形422-438。波形422-438可以类似于结合图8所示的波形422-438。

示出了垂直线482-490。垂直线482-490可以对应于特定定时和/或PMIC 100进行的响应。垂直线482可以对应于VIN_BULK波形422从低到高的转变。垂直线484可以对应于VOUT_1.8V波形424从低到高的转变。线482和线484之间的时间可以是11.8V_READY。垂直线486可以对应于VOUT_1.V波形426从低到高的转变。线484和线486之间的时间可以是t1.0V_READY。

VR_EN波形430从低到高的转变可以发生在时间482之前(例如，在VIN_BULK波形422的斜升之前)。线488可以在线486之后。线484和线488之间的时间可以是tMANAGEMENT_READY。线490可以对应于PWR_GOOD波形438从低到高的转变(并且在SWC波形432从低到高的转变、SWB波形434从低到高的转变以及SWA波形436从低到高的转变之后)。PWR_GOOD波形438在时间482之前(例如，在VIN_BULK斜升之前)可以处于不确定状态492。时间482与时间490之间的时间可以是tVIN_BULK_TO_PWR_GOOD_OUT。I²C/I3C总线90上可能没有VR Enable命令。

参照图10，示出了图示了当在VIN_BULK斜升期间VR_EN引脚为高且无总线命令的情况下的上电序列的定时图。示出了定时图520。定时图520可以包括波形422-438。波形422-438可以类似于结合图8所示的波形422-438。

示出了垂直线522-530。垂直线522-530可以对应于特定定时和/或PMIC 100进行的响应。垂直线522可以对应于VIN_BULK波形422从低到高的转变。垂直线524可以对应于VOUT_1.8V波形424从低到高的转变。线522和线524之间的时间可以是t1.8V_READY。垂直线526可以对应于VOUT_1.0V波形426从低到高的转变。线524和线526之间的时间可以是t1.0V_READY。

VR_EN波形430从低到高的转变可以发生在时间522处(例如，在VIN_BULK波形422的斜升期间)。线528可以在线526之后。线524和线528之间的时间可以是tMANAGEMENT_READY。线530可以对应于PWR_GOOD波形438从低到高的转变(并且在SWC波形432从低到高的转变、SWB波形434从低到高的转变以及SWA波形436从低到高的转变之后)。PWR_GOOD波形438在时间522之前(例如，在VIN_BULK斜升之前)可以处于不确定状态532。时间522与时间530之间的时间可以是tVIN_BULK_TO_PWR_GOOD_OUT。I²C/I3C总线90上可能没有VR Enable命令。

参照图11，示出了图示了在有总线命令的情况下针对PMIC的上电序列的定时图。示出了定时图580。定时图580可以包括波形422-438。波形422-438可以类似于结合图8所示的波形422-438。

示出了垂直线582-592。垂直线582-592可以对应于特定定时和/或PMIC 100进行的响应。垂直线582可以对应于VIN_BULK波形422从低到高的转变。垂直线584可以对应于VOUT_1.8V波形424从低到高的转变。线582和线584之间的时间可以是t1.8V_READY。垂直线586可以对应于VOUT_1.0V波形426从低到高的转变。线584和线586之间的时间可以是t1.0V_READY。

线588可以在线586之后。线584和线588之间的时间可以是tMANAGEMENT_READY。线590可以对应于I²C/I3C总线90上的VR Enable命令596。可以在VIN_BULK波形422的斜升之后断言VR Enable命令596。在VR Enable命令596之后，SWC波形432的转变可以是从低到高，SWB波形434的转变可以是从低到高，并且SWA波形436的转变可以是从低到高。PWR_GOOD波形438可在VR Enable命令596之后以及在时间592处的波形432-436的转变之后从低转变为高。PWR_GOOD波形438在时间582之前(例如，在VIN_BULK斜升之前)可以处于不确定状态594。时间582与时间590之间的时间可以是tVIN_BULK_TO_VR_ENABLE。时间590与时间592之间的时间可以是tPMIC_PWR_GOOD_OUT。在VR Enable命令596之后示出了VR_EN波形430的部分598。在VR Enable命令596之后，VR_EN引脚变高可能对PMIC 100的操作没有影响。

参照图12，示出了图示了在编程操作模式下当VR_EN引脚为高而低功率状态寄存器处于低值时的掉电序列的定时图。示出了定时图620。定时图620可以包括波形422-438。波形422-438可以类似于结合图8所示的波形422-438。

示出了垂直线622-632。垂直线622-632可以对应于特定定时和/或PMIC 100进行的响应。垂直线622可以对应于VIN_BULK波形422从低到高的转变。垂直线624可以对应于VOUT_1.8V波形424从低到高的转变。线622和线624之间的时间可以是t1.8V_READY。垂直线626可以对应于VOUT_1.0V波形426从低到高的转变。线624和线626之间的时间可以是t1.0V_READY。

线628可以在线586之后。线624和线628之间的时间可以是tMANAGEMENT_READY。垂直线630可以对应于VR_EN波形430从低到高的转变。在VIN_BULK波形422的斜升之后，VR_EN波形430可以转变为高。在时间630之后，SWC波形432可以从低转变为高，SWB波形434可以从低转变为高，并且SWA波形436可以从低转变为高。PWR_GOOD波形438可在时间630和波形432-436在线632处的转变后从低转变为高。PWR_GOOD波形438在时间622之前(例如，在VIN_BULK斜升之前)处于不确定状态634。时间622与时间630之间的时间可以是tVIN_BULK_TO_VR_ENABLE。时间630与时间632之间的时间可以是tPMIC_PWR_GOOD_OUT。在VR_EN波形430被断言为高的时间630之后，示出了VR Enable命令636。在信号VR_EN引脚被断言之后，VREnable命令636可能对PMIC 100的操作没有影响。

参照图13，示出了图示了在编程操作模式下当VR_EN引脚为低而低功率状态寄存器处于低值时的掉电序列的定时图。示出了定时图650。定时图650可以包括波形422-438。波形422-438可以类似于结合图8所示的波形422-438。

示出了垂直线652-654。垂直线652-654可以对应于特定定时和/或PMIC 100进行的响应。垂直线652可以对应于VR_EN波形430从高到低的转变。垂直线654可以对应于VR_EN波形430从低到高的转变。

VIN_BULK波形422、VOUT_1.8V波形424和VOUT_V1.0V波形426可以分别为高值。总线90上可能没有VR Disable命令。寄存器值104可以被设置为0。

在VR_EN波形430转变为低的时间652之后，PWR_GOOD波形438可以转变为低。接着，SWA波形436可以从高转变为低，然后SWB波形434可以从高转变为低，然后SWC波形432可以从高转变为低。例如，改变VR_EN波形430(例如，提供输入)可以改变稳压器106a-106n的状态。在时间654之后，当VR_EN波形430变回高时，SWC波形432可从低转变为高，然后SWB波形434可从低转变为高，然后SWA波形436可从低转变为高，然后PWR_GOOD波形438可以从低转变为高。例如，改变VR_EN波形430(例如，提供输入)可以改变稳压器106a-106n的状态。

无论稳压器106a-106n如何接通(例如，使用总线90上的信号VR_EN或VR Enable命令)，都可以基于PMIC 100的操作模式(例如，可编程模式或安全模式)使稳压器106a-106n掉电。在可编程操作模式中，当寄存器值104被设置为0时，PMIC 100可以使主机20能够使用三种不同的方法来使稳压器106a-106n中的任何一个或全部稳压器掉电。

在一种方法中，当PMIC 100处于可编程操作模式并且寄存器值104被设置为0时，主机20可以使用VR Disable命令(例如，将寄存器R32[7]设置为0或信号VR_EN转变为低)来使稳压器106a-106n掉电。PMIC 100可以根据配置(例如，如由寄存器R58所定义和/或由寄存器R5A所定义)执行一个或多个断电序列，以保持如在寄存器102a-102n中所配置的电压关系。

在一个示例中，PMIC 100可以通过使用VR_EN引脚提供VR Disable命令(例如，将信号VR_EN设置为低)来控制信号PWR_GOOD。然后，PMIC 100可以将信号PWR_GOOD断言为低。主机20可以通过将信号VR_EN断言为高来重新启用输出稳压器106a-106n。在满足定时参数tPMIC_PWR_GOOD_OUT之后，PMIC100可以根据寄存器102a-102n执行一个或多个上电序列，并使信号PWR_GOOD浮置。PMIC 100可能不需要被重启。

在另一示例中，PMIC 100可以通过主机20使用总线90(例如，将寄存器值R32[7]设置为0)提供VR Disable命令来控制信号PWR_GOOD。由于可能不存在故障状况(例如，VRDisable命令可能是来自主机20的有意命令)，所以PMIC 100可以使信号PWR_GOOD保持浮置。主机20可以通过在总线90上发出VR Enable命令(例如，将寄存器值R32[7]设置为1)来重新启用稳压器106a-106n。PMIC 100可以根据寄存器102a-102n执行一个或多个上电序列，并且继续使信号PWR_GOOD浮置直到时间tPMIC_PWR_GOOD_OUT。然后，PMIC 100可以假设信号PWR_GOOD的正常控制(例如，如结合图14所示)。

通常，可能不允许在总线90上同时使用信号VR_EN和VR Enable(或VR Disable)命令。例如，如果信号VR_EN首先转变为低，那么即使总线90上有后续命令，信号PWR_GOOD也会随着转变为低并保持为低。

在用于控制稳压器106a-106n的掉电的另一种方法中，PMIC 100可以以主机控制器20所需的任何特定序列来配置寄存器102a-102n的一个或多个位(例如，寄存器R2F的位[6,4:3])。在没有来自主机20的指令的情况下，PMIC 100可能不会执行断电序列。PMIC 100可能会使信号PWR_GOOD保持浮置，因为掉电可能是主机20的有意命令(例如，不是故障情况)。主机20可以通过以主机20所需的任何特定序列配置寄存器102a-102n的一个或多个位(例如，寄存器R2F的[6,4:3])来重新启用已被禁用的任何稳压器106a-106n。

在用于控制稳压器106a-106n的掉电的另一种方法中，寄存器102a-102n(例如，寄存器R32[5]被设置为1)可以将信号PWR_GOOD驱动为低。PMIC 100可以根据寄存器102a-102n执行一个或多个掉电序列，以保持如由寄存器102a-102n配置的电压关系并将信号PWR_GOOD驱动为低。PMIC 100可以保留所有寄存器102a-102n(例如，包括MTP错误日志寄存器)的内容。主机20可以通过在总线90上发出VR Enable命令来重新启用稳压器106a-106n，并且在满足tPMIC_PWR_GOOD定时参数之后，PMIC 100可以执行一个或多个上电序列并且使信号PWR_GOOD浮置。PMIC 100可能不需要重启。

PMIC 100可以被配置为响应于一个或多个事件而在任何时间生成内部VRDisable命令。PMIC 100可以根据寄存器102a-102n执行一个或多个断电序列，以保持如在寄存器102a-102n中配置的电压关系。然后，PMIC 100可以将信号PWR_GOOD断言为低。主机20可以利用VR Enable命令(经由信号VR_EN或总线90)重新启用稳压器106a-106n，并且PMIC 100可以使PWR_GOOD信号浮置。PMIC 100可能不需要重启。

参照图14，示出了图示了在编程操作模式下当VR_EN引脚为高而低功率状态寄存器处于高值时的掉电序列的定时图。示出了定时图680。定时图680可以包括波形422-438。波形422-438可以类似于结合图8所示的波形422-438。

示出了垂直线682-684。垂直线682-684可以对应于特定定时和/或PMIC 100进行的响应。垂直线682可以对应于总线90上的VR Disable命令。垂直线684可以对应于总线90上的VR Enable命令。

VIN_BULK波形422、VOUT_1.8V波形424和VOUT_V1.0V波形426可以分别为高值。VR_EN波形430可以被保持在静态高值。寄存器值104可以被设置为0。

在总线90上提供VR Disable命令686的时间682之后，SWA波形436可以从高转变为低，然后SWB波形434可以从高转变为低，然后SWC波形432可以从高转变为低。在时间684之后，当在总线90上提供VR Enable命令688时，SWC波形432可以从低转变为高，然后SWB波形434可以从低转变为高，然后SWA波形436可以从低转变为高(例如，可以对开关稳压器106a-106c重新上电)。不管VR Disable命令686和VR Enable命令688如何，PWR_GOOD波形438都可以被保持为高。

参照图15，示出了图示了在编程操作模式下当VR_EN引脚为低而低功率状态寄存器处于高值时的掉电序列的定时图。示出了定时图720。定时图720可以包括波形422-438。波形422-438可以类似于结合图8所示的波形422-438。

示出了垂直线722-724。垂直线722-724可以对应于特定定时和/或PMIC 100进行的响应。垂直线722可以对应于VR_EN波形430从高到低的转变。垂直线724可以对应于VR_EN波形430从低到高的转变。

VIN_BULK波形422、VOUT_1.8V波形424和VOUT_V1.0V波形426可以分别为高值。总线90上可能没有VR Disable命令。寄存器值104可以被设置为1。

在VR_EN波形430转变为低的时间722之后，PWR_GOOD波形438可以从高转变为低。接着，SWA波形436可以从高转变为低，然后SWB波形434可以从高转变为低，然后SWC波形432可以从高转变为低。在SWC波形432从高转变为低之后，VOUT_1.8V波形424和VOUT_1.0V波形426可以从高转变为低，并且VIN_BULK波形422可以保留为高。

在时间724处，VR_EN波形430可以从低转变为高。在时间724之后，当VR_EN波形430转变回高时，VOUT_1.8V波形424可以从低转变为高，然后VOUT_1.0V波形426可以从低转变为高。接着，SWC波形432可以从低转变为高，然后SWB波形434可以从低转变为高，然后SWA波形436可以从低转变为高，然后PWR_GOOD波形438可以从低转变为高。

无论稳压器106a-106n如何接通(例如，使用总线90上的信号VR_EN或VR Enable命令)，都可以基于PMIC 100的操作模式(例如，可编程模式或安全模式)使稳压器106a-106n掉电。在可编程操作模式中，当寄存器值104被设置为1时，PMIC 100可以使主机20能够使用三种不同的方法来使稳压器106a-106n中的任何一个或全部稳压器掉电。

在一种方法中，当PMIC 100处于可编程操作模式并且寄存器值104被设置为1时，主机20可以使用VR Disable命令(例如，将寄存器R32[7]设置为0或信号VR_EN转变为低)来使稳压器106a-106n掉电。PMIC 100可以根据配置(例如，如由寄存器R58所定义和/或由寄存器R5A所定义)执行一个或多个断电序列，以保持如在寄存器102a-102n中所配置的电压关系。PMIC 100可以进入静态P1功率状态388。

在一个示例中，PMIC 100可以通过使用VR_EN引脚提供VR Disable命令(例如，将信号VR_EN设置为低)来控制信号PWR_GOOD。然后，PMIC 100可以将信号PWR_GOOD断言为低。主机20可以通过将信号VR_EN断言为高来重新启用输出稳压器106a-106n。PMIC 100可以退出静态P1功率状态388(例如，移至空闲P3功率状态386)。如定时图720所示，在满足定时参数tPMIC_PWR_GOOD_OUT加上附加的定时参数之后，PMIC 100可以根据寄存器102a-102n执行一个或多个上电序列，并使信号PWR_GOOD浮置。PMIC 100可能不需要被重启。

在另一示例中，PMIC 100可以通过主机20使用总线90(例如，将寄存器值R32[7]设置为0)提供VR Disable命令来控制信号PWR_GOOD。由于可能不存在故障状况(例如，VRDisable命令可能是来自主机20的有意命令)，所以PMIC 100可以使信号PWR_GOOD保持浮置。仅在信号VR_EN转变为高的情况下，PMIC100可以退出静态P1功率状态388。主机20可以通过将信号VR_EN断言为高来重新启用稳压器106a-106n。然后，PMIC 100可以根据寄存器102a-102n执行一个或多个上电序列，并且继续使信号PWR_GOOD浮置，直到时间tPMIC_PWR_GOOD_OUT加上附加的定时参数。然后，PMIC 100可以假设信号PWR_GOOD的正常控制(例如，如结合图16所示)。

在用于控制稳压器106a-106n的掉电的另一种方法中，PMIC 100可以以主机控制器20期望的任何特定序列，来配置寄存器102a-102n的一个或多个位(例如，将寄存器R2F的位[6,4:3]配置为0)。在没有来自主机20的指令的情况下，PMIC 100可能不会执行断电序列。PMIC 100可能会使信号PWR_GOOD保持浮置，因为掉电可能是主机20的有意命令(例如，不是故障情况)。主机20可以通过以主机20所需的任何特定序列配置寄存器102a-102n的一个或多个位(例如，将寄存器R2F的[6,4:3]配置为1)，来重新启用已被禁用的任何稳压器106a-106n。可以结合图16来示出信号PWR_GOOD的行为。

在用于控制稳压器106a-106n的掉电的另一种方法中，寄存器102a-102n(例如，寄存器R32[5]被设置为1)可以将信号PWR_GOOD驱动为低。PMIC 100可以根据寄存器102a-102n执行一个或多个掉电序列，以保持如由寄存器102a-102n配置的电压关系，并将信号PWR_GOOD驱动为低。PMIC 100可以保留所有寄存器102a-102n(例如，包括MTP错误日志寄存器)的内容。PMIC 100可以不进入静态P1功率状态388。主机20可以通过在总线90上发出VREnable命令(例如，将寄存器R32[7]设置为1)来重新启用稳压器106a-106n，并且，在满足tPMIC_PWR_GOOD定时参数之后，PMIC 100可以执行一个或多个上电序列，并使信号PWR_GOOD浮置。PMIC 100可能不需要重启。

PMIC 100可以被配置为响应于一个或多个事件而在任何时间生成内部VRDisable命令。PMIC 100可以根据寄存器102a-102n(例如，寄存器R58和寄存器R5A)执行一个或多个断电序列，以保持如在寄存器102a-102n中配置的电压关系。PMIC 100可以不进入静态P1功率状态388。然后，PMIC 100可以将信号PWR_GOOD断言为低。主机20可以利用VREnable命令(经由信号VR_EN或总线90)重新启用稳压器106a-106n，并且PMIC 100可以使PWR_GOOD信号浮置。PMIC 100可能不需要重启。

参照图16，示出了图示了在安全操作模式下、当VR_EN引脚为高而低功率状态寄存器处于低值时的掉电序列的定时图。示出了定时图780。定时图780可以包括波形422-438。波形422-438可以类似于结合图8所示的波形422-438。

示出了垂直线782。垂直线782可以对应于特定定时和/或PMIC100进行的响应。垂直线782可以对应于主机20在总线90上生成的VR Disable命令。

VIN_BULK波形422、VOUT_1.8V波形424和VOUT_V1.0V波形426可以分别处于高值。VR_EN波形430在时间782之前可以不转变。寄存器值104可以被设置为1。

在VR Disable命令784在总线90上的时间782之前和之后，PWR_GOOD波形438可以保持为高。在时间782之后，SWA波形436可以从高转变为低，然后SWB波形434可以从高转变为低，然后SWC波形432可以从高转变为低。在SWC波形432从高转变为低之后，VOUT_1.8V波形424和VOUT_1.0V波形426可以从高转变为低，并且VIN_BULK波形422可以留在高。在时间782之后，VR_EN波形430的状态可能没有影响。

在时间782之后，PMIC 100可以处于静态P1功率状态388。在时间782之后，示出了VR_EN波形430的转变786。转变786可以是VR_EN波形430从低变高。当VR_EN波形430从低转变为高时，PMIC 100可以退出静态P1功率状态。在转变786之后，VOUT_1.8V波形424可以从低转变为高，然后VOUT_1.0V波形426可以从低转变为高。接着，SWC波形432可以从低转变为高，然后SWB波形434可以从低到高转变，然后SWA波形436可以从低转变为高。PWR_GOOD波形438可以保持为静态高。

参照图17，示出了图示了在安全操作模式期间在总线上的禁用或启用命令的定时图。示出了定时图830。定时图830可以包括波形422-438。波形422-438可以类似于结合图8所示的波形422-438。

示出了垂直线832-834。垂直线832-834可以对应于特定定时和/或PMIC 100进行的响应。垂直线832可以对应于VR_EN波形430从高到低的转变。垂直线834可以对应于VR_EN波形430从低到高的转变。

在VR_EN波形430转变为低的时间832之后，PWR_GOOD波形438可以从高转变为低。接着，SWA波形436可以从高转变为低，然后SWB波形434可以从高转变为低，然后SWC波形432可以从高转变为低。当VR_EN波形430从高转变为低时，主机20在总线90上提供VR Enable命令或VR Disable命令可能对PMIC 100的操作没有影响。

在时间834处，VR_EN波形430可以从低转变为高。在时间834之后，当VR_EN波形430转变回高时，SWC波形432可以从低转变为高，然后SWB波形434可以从低转变为高，然后SWA波形436可以从低转变为高，然后PWR_GOOD波形438可以从低转变为高。VIN_BULK波形422、VOUT_1.8V波形424和VOUT_V1.0V波形426可以分别为高值。

无论稳压器106a-106n如何接通(例如，使用总线90上的信号VR_EN或VR Enable命令)，都可以基于PMIC 100的操作模式(例如，可编程模式或安全模式)使稳压器106a-106n掉电。在安全操作模式中，当寄存器值104被设置为0时，PMIC 100可以使主机20能够使用两种不同的方法来使稳压器106a-106n中的任何一个或全部稳压器掉电。

在一种方法中，当PMIC 100处于安全操作模式、并且寄存器值104被设置为0时，主机20可以通过将信号VR_EN转变为低来提供VR Disable命令。然后，PMIC 100可以将信号PWR_GOOD断言为低。PMIC 100可以根据寄存器102a-102n(例如，寄存器R58和寄存器R5A)执行一个或多个掉电序列，以保持如由寄存器102a-102n配置的电压关系。主机20可以通过将信号VR_EN断言为高来重新启用输出稳压器106a-106n。在满足定时参数tPMIC_PWR_GOOD_OUT之后，PMIC 100可以根据寄存器102a-102n执行一个或多个上电序列，并使信号PWR_GOOD浮置。PMIC 100可能不需要被重启。总线90上的VR Disable命令或VR Enable命令(例如，寄存器值R32[7]被设置为0或1)可能对PMIC 100没有影响。配置一个或多个位(例如，寄存器值R2F[6,4:3])为0可能对PMIC 100没有影响(如结合图18所示)。

在另一种方法中，当PMIC 100处于安全操作模式、并且寄存器值104被设置为0时，可以通过将寄存器值R32[5]设置为1来使稳压器106a-106n掉电，这可以将信号PWR_GOOD驱动为低。PMIC 100可以根据寄存器102a-102n(例如，寄存器R58和/或寄存器R5A)执行掉电序列中的一个或多个，以保持如在寄存器102a-102n中配置的电压关系。PMIC 100可以将信号PWR_GOOD驱动为低，并且仅解锁寄存器R32。PMIC 100可以允许主机20发出VR Enable命令。PMIC 100可以保留所有寄存器102a-102n(例如，包括MTP错误日志寄存器)的内容。在安全操作模式下，PMIC 100可以将所有写保护寄存器保持锁定(R32[7]除外)。主机20可以通过在总线90上发出VR Enable命令来重新启用稳压器106a-106n，并且在满足tPMIC_PWR_GOOD定时参数之后，PMIC 100可以执行一个或多个上电序列，并且使信号PWR_GOOD浮置。在主机20发出VR Enable命令之后，PMIC 100可以重新锁定寄存器R32。PMIC 100可能不需要重启来重新启用输出稳压器106a-106n。

PMIC 100可以被配置为响应于一个或多个事件而在任何时间生成内部VRDisable命令。PMIC 100可以根据寄存器102a-102n执行一个或多个掉电序列，以保持如在寄存器102a-102n中配置的电压关系。然后，PMIC 100可以将信号PWR_GOOD断言为低。在安全操作模式下，PMIC 100可能需要重启。VR Enable命令(例如，由总线90提供或由信号VR_EN提供)可能对PMIC 100没有影响，并且PMIC100可以将信号PWR_GOOD保持为低。

参照图18，示出了图示了在安全操作模式下当VR_EN引脚为高而低功率状态寄存器处于高或低值时的掉电序列的定时图。示出了定时图880。定时图880可以包括波形422-438。波形422-438可以类似于结合图8所示的波形422-438。

示出了垂直线882。垂直线882可以对应于特定定时和/或PMIC100进行的响应。垂直线882可以对应于在总线90上的VR Disable命令。

VIN_BULK波形422、VOUT_1.8V波形424和VOUT_V1.0V波形426可以分别为高值。VR_EN波形430可以是静态高值。由于VR_EN波形430被保持为高，所以总线90上的VR Disable命令884或VR Enable命令可能对PMIC 100没有影响。寄存器值104可以被设置为0或1。SWC波形432、SWB波形434和SWA波形436可以是接通的并且是能开关的。信号PWR_GOOD可以被保持为高。

参照图19，示出了图示了在安全操作模式下使用VR_EN引脚而低功率状态寄存器处于高值的掉电序列的定时图。示出了定时图930。定时图930可以包括波形422-438。波形422-438可以类似于结合图8所示的波形422-438。

示出了垂直线932-934。垂直线932-934可以对应于特定定时和/或PMIC 100进行的响应。垂直线932可以对应于VR_EN波形430从高到低的转变。垂直线934可以对应于VR_EN波形430从低到高的转变。

VIN_BULK波形422、VOUT_1.8V波形424和VOUT_V1.0V波形426可以分别为高值。SWC波形432、SWB波形434、SWA波形436和PWR_GOOD波形438可以分别为高值。总线90上的VRDisable命令或VR Enable命令可能没有影响。寄存器值104可以被设置为1。

在VR_EN波形430转变为低的时间932之后，PWR_GOOD波形438可以从高转变为低。接着，SWA波形436可以从高转变为低，然后SWB波形434可以从高转变为低，然后SWC波形432可以从高转变为低。在SWC波形432转变为低之后，VOUT_1.8V波形424和VOUT_1.0V波形426可以从高转变为低。

在时间934处，VR_EN波形430可以从低转变为高。在时间934之后，当VR_EN波形430转变回高时，VOUT_1.8V波形424和VOUT_1.V波形426可以从低转变为高。接着，SWC波形432可以从低转变为高，然后SWB波形434可以从低转变为高，然后SWA波形436可以从低转变为高，然后PWR_GOOD波形438可以从低转变为高。

无论稳压器106a-106n如何接通(例如，使用总线90上的信号VR_EN或VR Enable命令)，都可以基于PMIC 100的操作模式(例如，可编程模式或安全模式)使稳压器106a-106n掉电。在安全操作模式中，当寄存器值104被设置为1时，PMIC 100可以使主机20能够使用两种不同的方法来使稳压器106a-106n中的任何一个或全部稳压器掉电。

在一种方法中，当PMIC 100处于安全操作模式并且寄存器值104被设置为1时，主机20可以通过将信号VR_EN转变为低来提供VR Disable命令。然后，PMIC 100可以将信号PWR_GOOD断言为低。PMIC 100可以根据寄存器102a-102n(例如，寄存器R58和寄存器R5A)执行一个或多个掉电序列，以保持如由寄存器102a-102n配置的电压关系。PMIC 100然后可以进入静态P1功率状态388。

主机20可以通过将信号VR_EN断言为高来重新启用输出稳压器106a-106n。PMIC100可以退出静态P1功率状态388并且移至空闲P3功率状态386。接着，在满足定时参数tPMIC_PWR_GOOD_OUT加上附加的定时参数之后，PMIC 100可以根据寄存器102a-102n执行一个或多个上电序列并且使信号PWR_GOOD浮置。PMIC 100可能不需要被重启。总线90上的VR Disable命令或VR Enable命令(例如，寄存器值R32[7]被设置为0或1)可能对PMIC 100没有影响。配置一个或多个位(例如，寄存器值R2F[6,4:3])为0可能对PMIC 100没有影响(如结合图18所示)。

在另一种方法中，当PMIC 100处于安全操作模式并且寄存器值104被设置为1时，可以通过将寄存器值R32[5]设置为1来使稳压器106a-106n掉电，这可以将信号PWR_GOOD驱动为低。PMIC 100可以根据寄存器102a-102n(例如，寄存器R58和/或寄存器R5A)执行掉电序列中的一个或多个，以保持如在寄存器102a-102n中配置的电压关系。PMIC 100可以将信号PWR_GOOD驱动为低并且仅解锁寄存器R32。PMIC 100可以保留所有寄存器102a-102n(例如，包括MTP错误日志寄存器)的内容。在安全操作模式下，PMIC 100可以将所有写保护寄存器保持锁定(R32[7]除外)。PMIC 100可以不进入静态P1功率状态388。

主机20可以通过在总线90上发出VR Enable命令来重新启用稳压器106a-106n，并且，在满足tPMIC_PWR_GOOD定时参数之后，PMIC 100可以执行一个或多个上电序列并且使信号PWR_GOOD浮置。在主机20发出VR Enable命令之后，PMIC 100可以重新锁定寄存器R32。PMIC 100可能不需要重启来重新启用输出稳压器106a-106n。

PMIC 100可以被配置为响应于一个或多个事件而在任何时间生成内部VRDisable命令。PMIC 100可以根据寄存器102a-102n执行一个或多个掉电序列，以保持如在寄存器102a-102n中配置的电压关系。PMIC 100可以不进入静态P1功率状态388。然后，PMIC100可以将信号PWR_GOOD断言为低。在安全操作模式下，PMIC 100可能需要重启。VR Enable命令(例如，由总线90提供或由信号VR_EN提供)可能对PMIC 100没有影响，并且PMIC 100可以将信号PWR_GOOD保持为低。

对于相关领域的技术人员而言显而易见的是，由图1至图19的图执行的功能可以使用根据本说明书的教导进行编程的常规通用处理器、数字计算机、微处理器、微控制器、RISC(精简指令集计算机)处理器、CISC(复杂指令集计算机)处理器、SIMD(单指令多数据)处理器、信号处理器、中央处理单元(CPU)、算术逻辑单元(ALU)、视频数字信号处理器(VDSP)和/或类似的计算机器来实现。对于相关领域的技术人员而言显而易见的是，有技术的程序员可以基于本公开内容的教导容易地制备适当的软件、固件、编码、例程、指令、操作码、微代码和/或程序模块。该软件通常由机器实施方式的一个或多个处理器从一种或多种介质执行。

本发明还可以通过制备ASIC(专用集成电路)、平台ASIC、FPGA(现场可编程门阵列)、PLD(可编程逻辑设备)、CPLD(复杂可编程逻辑设备)、门海、RFIC(射频集成电路)、ASSP(专用标准产品)、一个或多个单片集成电路、被布置成倒装芯片模块和/或多芯片模块的一个或多个芯片或裸片或者通过互连适当的常规组件电路网络来实现，如本文中所描述的，本领域技术人员将容易想到其修改。

因此，本发明还可以包括一种计算机产品，该计算机产品可以是一种或多种存储介质和/或一种或多种传输介质，包括可以用于对机器进行编程以执行根据本发明的一个或多个过程或方法的指令。机器执行计算机产品中包含的指令以及周围电路的操作可以将输入数据转变为存储介质上的一个或多个文件和/或表示物理对象或物质的一个或多个输出信号，诸如音频和/或视觉描绘。存储介质可以包括但不限于：任何类型的盘，包括软盘、硬盘驱动器、磁盘、光盘、CD-ROM、DVD和磁光盘；以及，诸如ROM(只读存储器)、RAM(随机存取存储器)、EPROM(可擦除可编程ROM)、EEPROM(电可擦除可编程ROM)、UVPROM(紫外线可擦除可编程ROM)、闪存、磁卡、光卡和/或任何类型的适合用于存储电子指令的介质等电路。

本发明的元件可以形成一个或多个设备、单元、组件、系统、机器和/或装置的一部分或全部。设备可以包括但不限于：服务器、工作站、存储阵列控制器、存储系统、个人计算机、膝上型计算机、笔记本计算机、掌上计算机、云服务器、个人数字助理、便携式电子设备、电池供电的设备、机顶盒、编码器、解码器、转码器、压缩器、解压缩器、预处理器、后处理器、发送器、接收器、收发器、密码电路、蜂窝电话、数码相机、定位和/或导航系统、医疗设备、抬头显示器、无线设备、音频录制、音频存储和/或音频播放设备、视频录制、视频存储和/或视频播放设备、游戏平台、外围设备和/或多芯片模块。相关领域的技术人员将理解，可以在其他类型的设备中实现本发明的元件，以满足特定应用的标准。

本发明的各种信号通常为“接通的”(例如，数字HIGH或1)或“关断的”(例如，数字LOW或0)。然而，可以调整(例如，反转)信号的接通(例如，断言)和关断(例如，取消断言)状态的特定极性，以满足特定实施方式的设计标准。另外，可以添加反相器以改变信号的特定极性。

当与系动词(is(are))和动词结合使用时，术语“可以”和“通常”意在传达以下意图：本说明书是示例性的，并且被认为足够广泛以涵盖本公开内容中提出的具体示例以及可以基于本公开内容得出的替代示例。如本文中所使用的术语“可以”和“通常”不应被解释为必然暗示省略对应元件的期望或可能性。

尽管已经参考本发明的实施例具体地示出和描述了本发明，但是本领域技术人员将理解，在不脱离本发明的范围的情况下，可以进行形式和细节上的各种改变。

Claims

1.一种装置，包括：

多个寄存器，所述多个寄存器中的一个寄存器是被配置为控制进入低功率状态的功率状态进入寄存器；以及

主机接口，所述主机接口包括多个引脚，所述多个引脚中的一个引脚是使能引脚，其中，(i)所述装置被配置为响应于(a)将所述功率状态进入寄存器设置为第一值、并且(b)向所述使能引脚提供具有第一电平的信号而进入所述低功率状态，(ii)所述装置被配置为响应于向所述使能引脚提供具有第二电平的所述信号而退出所述低功率状态，(iii)所述装置在退出所述低功率状态之后进入空闲状态，(iv)所述低功率状态比所述空闲状态消耗更少的功率，并且(v)所述使能引脚被实现为被配置为控制多个稳压器的状态的输入。

2.根据权利要求1所述的装置，其中，(i)所述低功率状态以25μA电流操作，并且(ii)所述空闲状态以100μA电流操作。

3.根据权利要求1所述的装置，其中，所述装置实现用于无缓冲双倍数据速率第五代存储器模块的功率管理集成电路。

4.根据权利要求1所述的装置，其中，(i)在所述低功率状态下，所述装置适于在(a)所述多个稳压器关断、(b)禁用对总线的访问、并且(c)在非易失性存储器中存储有所述多个寄存器中的三个寄存器的值的情况下操作；(ii)在所述空闲状态下，所述装置适于在(a)所述多个稳压器在0A负载下接通、并且(b)启用对所述总线的访问的情况下操作；以及(iii)所述多个寄存器中的所述三个寄存器之一是所述功率状态进入寄存器。

5.根据权利要求4所述的装置，其中，所述总线是I²C总线或I3C总线中的至少一种。

6.根据权利要求4所述的装置，其中，所述多个稳压器包括开关输出稳压器和低压差稳压器。

7.根据权利要求1所述的装置，还被配置为当所述装置在(a)安全操作模式和(b)编程操作模式中操作时，进入和退出所述低功率状态。

8.根据权利要求7所述的装置，其中，(a)所述多个引脚中的一个引脚是功率良好引脚，并且(b)所述装置被配置为：当所述装置处于所述低功率状态时，当处于所述编程操作模式时，使所述功率良好引脚具有双向操作。

9.根据权利要求1所述的装置，其中，所述功率状态进入寄存器被配置为：(a)默认以第二值初始化、并且(b)响应于来自主机控制器的命令而变成所述第一值。

10.根据权利要求9所述的装置，其中，当所述功率状态进入寄存器具有所述第二值时，所述装置不进入所述低功率状态。

11.根据权利要求1所述的装置，其中，所述使能引脚可操作以接收VR_EN信号。

12.根据权利要求1所述的装置，其中，所述装置实现用于缓冲双倍数据速率第五代存储器模块的功率管理集成电路。

13.根据权利要求1所述的装置，其中，所述装置实现用于寄存式双倍数据速率第五代存储器模块的功率管理集成电路。

14.根据权利要求1所述的装置，其中，所述装置被配置为：将所述使能引脚与所述功率状态进入寄存器组合地重复使用，来控制所述低功率状态的所述进入以及从所述低功率状态的所述退出。

15.根据权利要求1所述的装置，其中，使用所述使能引脚来(i)控制所述低功率状态的所述进入和从所述低功率状态的所述退出、以及(ii)控制所述多个稳压器的状态，使得能够在不增加所述多个引脚的数目的情况下实现所述装置。