CN112134564A - 一种多通道级联ad采集系统及采集方法 - Google Patents
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Abstract
本发明公开了一种多通道级联AD采集系统及采集方法，多通道级联AD采集系统，包括：多通道AD采集模块，用于采集多通道AD信号；拨码开关输入模块，用于选择系统ID及各通道AD采集速度；通讯总线接口A，用于AD采集数据的上传和控制指令的下传；通讯总线接口B，通讯总线接口B与通讯总线接口A相连，用于AD采集系统的级联；CPLD/FPGA主控模块，CPLD/FPGA主控模块，用于读取所选择的系统ID及各通道AD采集速度，根据各通道AD采集速度控制多通道AD采集模块采集多通道AD信号，对AD采集数据进行缓存和上传。本发明可实现多通道AD采集系统的级联和数据传输。
Description
技术领域
本发明涉及模数转换技术领域，具体涉及一种多通道级联AD采集系统及采集方法。
背景技术
在实际工程应用中，需要将电流或者电压等电信号模拟量，以及压力、温度、湿度、位移、声音等非电信号模拟量转换成数字信号。通过采集上述参数可掌握、跟踪设备运行状态，进而对设备进行分析和诊断。
传统的数据采集系统一般采用PC加数据采集卡，即将基于IAS或PCI的板卡插入工业计算机或者商用机上，将外部信号通过导线接入到数据采集卡，通过定制的软件进行采集。但是采用数据采集卡的缺点是安装麻烦、易受机箱内环境的干扰，而且由于受计算机插槽数量和位置、中断资源的限制，不可能挂接很多设备。
未来数据采集系统的数据采集部分朝着强实时、多参数、高精度方向发展，数据存储部分朝着大容量、微型化、便携式方向发展，数据传输部分朝着多通讯方式、远距离数据传输方向发展；一般基于单任务顺序机制的单片机数据采集系统很难胜任稳定性、实时性很高的场合。
发明内容
针对现有技术中存在的上述问题，本发明提供一种多通道级联AD采集系统及采集方法。
本发明公开了一种多通道级联AD采集系统，包括：
多通道AD采集模块，用于采集多通道AD信号；
拨码开关输入模块，用于选择系统ID及各通道AD采集速度；
通讯总线接口A，用于AD采集数据的上传和控制指令的下传；
通讯总线接口B，所述通讯总线接口B与所述通讯总线接口A相连，用于AD采集系统的级联；
CPLD/FPGA主控模块，所述CPLD/FPGA主控模块分别与所述多通道AD采集模块、拨码开关输入模块和通讯总线接口A相连，用于读取所选择的系统ID及各通道AD采集速度，根据各通道AD采集速度控制所述多通道AD采集模块采集多通道AD信号，对AD采集数据进行缓存和上传。
作为本发明的进一步改进，所述多通道AD采集模块由AD采集芯片和外围电路组成，用于进行采集多通道AD信号，并将采集的多通道AD信号传送至CPLD/FPGA主控模块。
作为本发明的进一步改进，所述拨码开关输入模块由多位拨码开关和外围电路组成，一部分拨码开关用于系统ID选择，剩余部分拨码开关用于各通道AD采集速度选择；其中，高电平为高速采集，低电平为低速采集。
作为本发明的进一步改进，所述CPLD/FPGA主控模块，包括：
AD控制时序模块，所述AD控制时序模块通过SPI接口与所述多通道AD采集模块相连，用于根据所选择的各通道AD信号的采集速度对所述多通道AD采集模块进行AD时序控制；
拨码读取时序模块，所述拨码读取时序模块与所述拨码开关输入模块相连；用于在系统上电时读取所述拨码开关输入模块的拨码开关电平，确定所选择的系统ID和各通道AD信号的采集速度；
数据通讯时序模块，所述数据通讯时序模块与所述通讯总线接口A相连，用于进行数据通讯时序控制，其采用HDLC通讯协议，使用CRC16校验；
数据缓存模块，用于使用FIFO进行应打包数据缓存；
主控时序模块，所述主控时序模块分别与所述AD控制时序模块、拨码读取时序模块、数据通讯时序模块和数据缓存模块相连，用于综合调度各模块，使系统正常工作。
作为本发明的进一步改进，第一AD采集系统的通讯总线接口A与主机的通讯总线接口相连，用于进行第一AD采集系统的AD采集数据的上传和主机控制指令的下传；第一AD采集系统的通讯总线接口B与第二AD采集系统的通讯总线接口A相连，用于实现第一AD采集系统与第二AD采集系统的级联；
第二AD采集系统的通讯总线接口A与第一AD采集系统的通讯总线接口B相连，用于进行第二AD采集系统的AD采集数据的上传和经上级采集系统传输的主机控制指令的下传；第二AD采集系统的通讯总线接口B与第三AD采集系统的通讯总线接口A相连，用于实现第二AD采集系统与第三AD采集系统的级联；
依次连接，实现多个AD采集系统与主机的级联。
作为本发明的进一步改进，所述通讯总线接口A使用RS485通信接口，使用HDLC通信协议；所述通讯总线接口B使用RS485通信接口，最大级联数128。
作为本发明的进一步改进，所述主机，用于作为任务发起方，向各AD采集系统发送命令包；
AD采集系统，用于作为任务执行方，解析所述命令包，若所述命令包中的命令字与AD采集系统的系统ID一致，则通过通讯总线接口A向主机返回应答包；若不一致，则不返回应答包。
本发明还公开了一种基于上述多通道级联AD采集系统的采集方法，包括：
多个AD采集系统通过通讯总线接口A、通讯总线接口B级联，并连接至主机；
各AD采集系统读取各自所选择的系统ID及各通道AD采集速度，根据各通道AD采集速度控制所述多通道AD采集模块采集多通道AD信号，同时进行应答包的组帧，并设置缓存FIFO，用于缓存应答包；
主机作为任务发起方，向各AD采集系统发送命令包；
AD采集系统作为任务执行方，解析所述命令包，若所述命令包中的命令字与AD采集系统的系统ID一致，则通过通讯总线接口A向主机返回应答包；若不一致，则不返回应答包。
作为本发明的进一步改进，所述命令包包括包头和命令字，所述包头的内容为0x55、长度为1字节，所述命令字的内容为AD采集系统的系统ID、长度为1字节。
作为本发明的进一步改进，所述应答包包括包头、ID号、数据帧号和数据，所述包头的内容为0x55、长度为1字节，所述ID号的内容为AD采集系统的系统ID、长度为1字节，所述数据帧号的内容为此包数据帧号、长度为1字节，所述数据的内容为应答数据、长度为2*N字节。
与现有技术相比，本发明的有益效果为：
本发明可实现多通道AD采集系统的级联和数据传输，相比于单片机、ARM、DSP等器件，CPLD/FPGA主控模块灵活性强，可并行运行多任务，可以充分发挥其高效灵活的逻辑控制能力。
附图说明
图1为本发明一种实施例公开的多通道级联AD采集系统的框架图；
图2为本发明一种实施例公开的采集系统级联示意图。
图中：
10、多通道AD采集模块；20、拨码开关输入模块；30、CPLD/FPGA主控模块；31、AD控制时序模块；32、拨码读取时序模块；33、主控时序模块；34、数据通讯时序模块；35、数据缓存模块；40、通讯总线接口A；50、通讯总线接口B。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
下面结合附图对本发明做进一步的详细描述：
如图1所示，本发明公开了一种多通道级联AD采集系统，AD采集系统包括：多通道AD采集模块10、拨码开关输入模块20、CPLD/FPGA主控模块30、AD控制时序模块31、拨码读取时序模块32、主控时序模块33、数据通讯时序模块34、数据缓存模块35、通讯总线接口A 40、通讯总线接口B 50；其中，
本发明的多通道AD采集模块10，用于采集多通道AD信号，得到AD采集数据，并将AD采集数据传送至CPLD/FPGA主控模块30中；其中，多通道AD采集模块10由AD采集芯片和外围电路组成，AD采集芯片可以是ADC128S022，8通道，12位AD转换，最大采样率200ksps，用于8通道的AD信号采集，并将采集的8通道信号传送给CPLD/FPGA主控模块30；
本发明的拨码开关输入模块20，用于选择系统ID及各通道AD采集速度；其中，拨码开关输入模块20由多位拨码开关和外围电路组成，一部分拨码开关用于系统ID选择，剩余部分拨码开关用于各通道AD采集速度选择；其中，高电平为高速采集，低电平为低速采集。例如，拨码开关输入模块20由16位拨码开关和外围电路组成，8位用于系统ID选择，ID号范围为0～255，8位用于8通道AD采集速度的选择，高电平为高速采集，可设置为5KHz，低电平为低速采集，可设置为100Hz。
通讯总线接口A 40，用于AD采集数据的上传和控制指令的下传；其中，通讯总线接口A使用RS485通信接口，使用HDLC通信协议。
通讯总线接口B 50，通讯总线接口B 50与通讯总线接口A 40相连，用于该AD采集系统与其他AD采集系统的级联；其中，通讯总线接口B使用RS485通信接口，最大级联数128。
CPLD/FPGA主控模块30，CPLD/FPGA主控模块30分别与多通道AD采集模块10、拨码开关输入模块20和通讯总线接口A 40相连，用于读取所选择的系统ID及各通道AD采集速度，根据各通道AD采集速度控制多通道AD采集模块采集多通道AD信号，形成应答包，对AD采集数据进行缓存和上传。
具体的，本发明的CPLD/FPGA主控模块30，包括：AD控制时序模块31、拨码读取时序模块32、主控时序模块33、数据通讯时序模块34、数据缓存模块35；其中，
本发明的AD控制时序模块31通过SPI接口与多通道AD采集模块10相连，用于根据所选择的各通道AD信号的采集速度对多通道AD采集模块10进行AD时序控制；
本发明的拨码读取时序模块32与拨码开关输入模块10相连；用于在系统上电时读取拨码开关输入模块的拨码开关电平，确定所选择的系统ID和各通道AD信号的采集速度；其中，拨码读取时序模块32采用上电读取一次，防止模块在使用过程中产生误拨码，导致系统功能异常；
本发明的数据通讯时序模块34与通讯总线接口A40相连，用于进行数据通讯时序控制，其采用HDLC通讯协议，使用CRC16校验；
本发明的数据缓存模块35使用FIFO进行应打包数据缓存，FIFO大小可设置；
本发明的主控时序33模块分别与AD控制时序模块31、拨码读取时序模块32、数据通讯时序模块34和数据缓存模块35相连，用于综合调度各模块，使系统正常工作；其中，主控芯片可采用Intel Altera公司的10M08SCE144。
进一步，CPLD/FPGA主控模块内部可置入乘法器和DSP块，还可置入硬核CPU或者软核CPU。
如图2所示，本发明AD采集系统的级联结构为：
第一AD采集系统的通讯总线接口A与主机的通讯总线接口相连，用于进行第一AD采集系统的AD采集数据的上传和主机控制指令的下传；第一AD采集系统的通讯总线接口B与第二AD采集系统的通讯总线接口A相连，用于实现第一AD采集系统与第二AD采集系统的级联；
第二AD采集系统的通讯总线接口A与第一AD采集系统的通讯总线接口B相连，用于进行第二AD采集系统的AD采集数据的上传和经上级采集系统传输的主机控制指令的下传；第二AD采集系统的通讯总线接口B与第三AD采集系统的通讯总线接口A相连，用于实现第二AD采集系统与第三AD采集系统的级联；
···，依次连接，实现多个AD采集系统与主机的级联。
基于图2所示的级联关系，本发明的主机，用于作为任务发起方，向各AD采集系统发送命令包；本发明的各AD采集系统，用于作为任务执行方，解析命令包，若命令包中的命令字与AD采集系统的系统ID一致，则通过通讯总线接口A向主机返回应答包；若不一致，则不返回应答包。
本发明还提供一种基于上述多通道级联AD采集系统的采集方法，包括：
步骤1、多个AD采集系统通过通讯总线接口A、通讯总线接口B级联，并连接至主机，如图2所示；
步骤2、各AD采集系统读取各自所选择的系统ID及各通道AD采集速度，根据各通道AD采集速度控制多通道AD采集模块采集多通道AD信号，同时进行应答包的组帧，并设置缓存FIFO，用于缓存各自的应答包；
步骤3、主机作为任务发起方，向各AD采集系统发送命令包；其中，命令包的格式如表1所示；
表1
| 名称 | 内容 | 长度(字节) |
| 包头 | 0x55 | 1 |
| 命令字 | AD模块ID号 | 1 |
步骤4、AD采集系统作为任务执行方，解析命令包，若命令包中的命令字与AD采集系统的系统ID一致，则通过通讯总线接口A向主机返回应答包；若不一致，则不返回应答包。其中，应答包的格式如表2所示；
表2
| 名称 | 内容 | 长度(字节) |
| 包头 | 0x55 | 1 |
| ID号 | AD采集系统的ID号 | 1 |
| 数据帧号 | 此包数据帧号 | 1 |
| 数据 | 应答数据 | 2*N |
本发明的优点为：
本发明可实现多通道AD采集系统的级联和数据传输，相比于单片机、ARM、DSP等器件，CPLD/FPGA主控模块灵活性强，可并行运行多任务，通过在FPGA内部置入乘法器和DSP块，就具有高速DSP处理能力；通过内置硬核CPU或者软核CPU，就可以适应嵌入式开发；使用CPLD/FPGA作为主控芯片，可以充分发挥其高效灵活的逻辑控制能力。
以上仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种多通道级联AD采集系统，其特征在于，包括：
多通道AD采集模块，用于采集多通道AD信号；
拨码开关输入模块，用于选择系统ID及各通道AD采集速度；
通讯总线接口A，用于AD采集数据的上传和控制指令的下传；
通讯总线接口B，所述通讯总线接口B与所述通讯总线接口A相连，用于AD采集系统的级联；
CPLD/FPGA主控模块，所述CPLD/FPGA主控模块分别与所述多通道AD采集模块、拨码开关输入模块和通讯总线接口A相连，用于读取所选择的系统ID及各通道AD采集速度，根据各通道AD采集速度控制所述多通道AD采集模块采集多通道AD信号，对AD采集数据进行缓存和上传。
2.如权利要求1所述的多通道级联AD采集系统，其特征在于，所述多通道AD采集模块由AD采集芯片和外围电路组成，用于进行采集多通道AD信号，并将采集的多通道AD信号传送至CPLD/FPGA主控模块。
3.如权利要求1所述的多通道级联AD采集系统，其特征在于，所述拨码开关输入模块由多位拨码开关和外围电路组成，一部分拨码开关用于系统ID选择，剩余部分拨码开关用于各通道AD采集速度选择；其中，高电平为高速采集，低电平为低速采集。
4.如权利要求1所述的多通道级联AD采集系统，其特征在于，所述CPLD/FPGA主控模块，包括：
AD控制时序模块，所述AD控制时序模块通过SPI接口与所述多通道AD采集模块相连，用于根据所选择的各通道AD信号的采集速度对所述多通道AD采集模块进行AD时序控制；
拨码读取时序模块，所述拨码读取时序模块与所述拨码开关输入模块相连；用于在系统上电时读取所述拨码开关输入模块的拨码开关电平，确定所选择的系统ID和各通道AD信号的采集速度；
数据通讯时序模块，所述数据通讯时序模块与所述通讯总线接口A相连，用于进行数据通讯时序控制，其采用HDLC通讯协议，使用CRC16校验；
数据缓存模块，用于使用FIFO进行应打包数据缓存；
主控时序模块，所述主控时序模块分别与所述AD控制时序模块、拨码读取时序模块、数据通讯时序模块和数据缓存模块相连，用于综合调度各模块，使系统正常工作。
5.如权利要求4所述的多通道级联AD采集系统，其特征在于，第一AD采集系统的通讯总线接口A与主机的通讯总线接口相连，用于进行第一AD采集系统的AD采集数据的上传和主机控制指令的下传；第一AD采集系统的通讯总线接口B与第二AD采集系统的通讯总线接口A相连，用于实现第一AD采集系统与第二AD采集系统的级联；
第二AD采集系统的通讯总线接口A与第一AD采集系统的通讯总线接口B相连，用于进行第二AD采集系统的AD采集数据的上传和经上级采集系统传输的主机控制指令的下传；第二AD采集系统的通讯总线接口B与第三AD采集系统的通讯总线接口A相连，用于实现第二AD采集系统与第三AD采集系统的级联；
依次连接，实现多个AD采集系统与主机的级联。
6.如权利要求5所述的多通道级联AD采集系统，其特征在于，所述通讯总线接口A使用RS485通信接口，使用HDLC通信协议；所述通讯总线接口B使用RS485通信接口，最大级联数128。
7.如权利要求5所述的多通道级联AD采集系统，其特征在于，所述主机，用于作为任务发起方，向各AD采集系统发送命令包；
AD采集系统，用于作为任务执行方，解析所述命令包，若所述命令包中的命令字与AD采集系统的系统ID一致，则通过通讯总线接口A向主机返回应答包；若不一致，则不返回应答包。
8.一种如权利要求1-7中任一项所述的多通道级联AD采集系统的采集方法，其特征在于，包括：
多个AD采集系统通过通讯总线接口A、通讯总线接口B级联，并连接至主机；
各AD采集系统读取各自所选择的系统ID及各通道AD采集速度，根据各通道AD采集速度控制所述多通道AD采集模块采集多通道AD信号，同时进行应答包的组帧，并设置缓存FIFO，用于缓存应答包；
主机作为任务发起方，向各AD采集系统发送命令包；
AD采集系统作为任务执行方，解析所述命令包，若所述命令包中的命令字与AD采集系统的系统ID一致，则通过通讯总线接口A向主机返回应答包；若不一致，则不返回应答包。
9.如权利要求8所述的采集方法，其特征在于，所述命令包包括包头和命令字，所述包头的内容为0x55、长度为1字节，所述命令字的内容为AD采集系统的系统ID、长度为1字节。
10.如权利要求9所述的采集方法，其特征在于，所述应答包包括包头、ID号、数据帧号和数据，所述包头的内容为0x55、长度为1字节，所述ID号的内容为AD采集系统的系统ID、长度为1字节，所述数据帧号的内容为此包数据帧号、长度为1字节，所述数据的内容为应答数据、长度为2*N字节。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |