CN111614357A - 一种超多通道嵌入式高速信号采集处理系统及方法 - Google Patents

Abstract

本申请公开一种超多通道嵌入式高速信号采集处理系统及方法，系统包括：上位主机；与上位主机通信连接的交换机；与交换机通信连接的多个传输处理单元；多个采集控制单元，每个采集控制单元包括多个ADC采集通道、多个调理电路和第一FPGA，调理电路与ADC采集通道通信连接且一一对应，多个ADC采集通道与第一FPGA通信连接，第一FPGA通过多通道SPI总线与传输处理单元电连接；多个传感器模块，至少一个传感器模块与一个调理电路电连接，第一FPGA与传感器模块通信连接。以解决现有信号采集处理系统中，存在采集通道较少和不易组成较大型信号采集系统的问题，以及现有信号采集处理方法存在无法实现多个采集通道之间的可变延迟采集和较大数据量实时处理的问题。

Description

一种超多通道嵌入式高速信号采集处理系统及方法

技术领域

本申请涉及信号采集技术领域，具体的涉及一种超多通道嵌入式高速信号采集处理系统及方法。

背景技术

目前，随着ARM(Advanced RISC Machine)、FPGA(Field Programmable GateArray，现场可编辑逻辑门阵列)和DSP(Digital Signal Process，数字信号处理)技术的发展和应用，信号数据采集处理技术得到迅猛发展。

然而，现有的信号采集处理系统中，存在采集通道较少以及不易组成较大型信号采集系统的问题，另外，信号采集处理系统除了必须具有信号采集、实时处理、数字滤波器带宽选择、用户交互参数设置等功能外，还需要支持多系统或者多通道之间同步采集、数据稳定通信传输等功能。现有的信号采集处理方法存在无法实现采集通道之间的延迟采集以及较大数据量实时处理的问题。

发明内容

本申请提供一种超多通道嵌入式高速信号采集处理系统及方法，以解决现有信号采集处理系统中，存在采集通道较少和不易组成较大型信号采集系统的问题，以及现有信号采集处理方法存在无法实现多个采集通道之间的可变延迟采集和较大数据量实时处理的问题。

一方面，一种超多通道嵌入式高速信号采集处理系统，包括：

上位主机；

交换机，与所述上位主机通信连接；

多个传输处理单元，所述传输处理单元与所述交换机通信连接；

多个采集控制单元，每个所述采集控制单元包括多个ADC采集通道、多个调理电路和第一FPGA，所述调理电路与所述ADC采集通道通信连接且一一对应，多个所述ADC采集通道与所述第一FPGA通信连接，所述第一FPGA通过多通道SPI(Serial PeripheralInterface)总线与所述传输处理单元电连接；

多个传感器模块，至少一个所述传感器模块与一个所述调理电路电连接，所述第一FPGA与所述传感器模块通信连接。

另一方面，一种超多通道嵌入式高速信号采集处理方法，包括：

上位主机发出系统控制指令；

所述系统控制指令依次通过交换机、传输处理单元和多通道SPI总线传送至第一FPGA；

根据所述系统控制指令，所述第一FPGA控制传感器模块的运行和ADC采集通道的运行；

根据所述系统控制指令，所述传感器模块进行信号感测，得到模拟信号数据；

所述传感器模块将所述模拟信号数据发送至调理电路进行信号调理，得到调理模拟信号数据；

所述调理电路将所述调理模拟信号数据发送至所述ADC采集通道，所述ADC采集通道对所述调理模拟信号数据进行模数转换，得到数字信号数据；

所述数字信号数据依次通过所述第一FPGA、所述多通道SPI总线、所述传输处理单元和交换机发送至上位主机，完成信号采集过程。

由以上技术方案可知，本申请提供的一种超多通道嵌入式高速信号采集处理系统及方法，系统包括：上位主机；交换机，与所述上位主机通信连接；多个传输处理单元，所述传输处理单元与所述交换机通信连接；多个采集控制单元，每个所述采集控制单元包括多个ADC采集通道、多个调理电路和第一FPGA，所述调理电路与所述ADC采集通道通信连接且一一对应，多个所述ADC采集通道与所述第一FPGA通信连接，所述第一FPGA通过多通道SPI总线与所述传输处理单元电连接；多个传感器模块，至少一个所述传感器模块与一个所述调理电路电连接，所述第一FPGA与所述传感器模块通信连接。本申请提供的一种超多通道嵌入式高速信号采集处理系统及方法，每个传输处理单元可以支持多个采集控制单元进行数据通信，同时传输处理单元将获得的数据进行打包，通过交换机发送给上位主机进一步分析处理显示。采集控制单元采用FPGA+ADC的架构，多路模拟信号经ADC采集通道高速采样后，输入到第一FPGA内进行并行累加平均，第一FPGA将处理后的数据通过多通道SPI总线传输到传输处理单元进行处理。多通道SPI总线可以分别传输多个ADC采集通道的信号数据，可以实现超多通道之间信号采集和传输互不干扰，从而实现超多通道的信号采集和延迟采集。还可以实现多个采集控制单元并行且基于多通道SPI总线与传输处理单元的数据通信，提高数据传输效率。并且，针对高速信号采集系统数据量庞大，可以解决大数据量的实时处理技术问题。

附图说明

为了更清楚地说明本申请的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请实施例提供的一种超多通道嵌入式高速信号采集处理系统的结构图；

图2为图1所示传输处理单元的一种结构图；

图3为图1所示第一FPGA的一种结构图；

图4为本申请实施例提供的一种超多通道嵌入式高速信号采集处理方法的流程图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本申请保护的范围。

一方面，图1为本申请实施例提供的一种超多通道嵌入式高速信号采集处理系统的结构图。如图1所示，本申请提供一种超多通道嵌入式高速信号采集处理系统，包括：上位主机1、交换机2、多个传输处理单元3、多个采集控制单元4、多通道SPI总线5和多个传感器模块6。交换机2与上位主机1通信连接；多个传输处理单元3与交换机2通信连接；每个采集控制单元4包括多个ADC采集通道41、多个调理电路42和第一FPGA43，调理电路42与ADC采集通道41通信连接且一一对应，多个ADC采集通道41与第一FPGA43通信连接，第一FPGA43通过多通道SPI总线5与传输处理单元3电连接；至少一个传感器模块6与一个调理电路42电连接，第一FPGA43与传感器模块6通信连接。传感器模块6可以包括任意类别的传感器，传感器模块6可以用于感测目标信号，感测到的信号为模拟信号数据。每个传输处理单元3可以与6个采集控制单元4通过一组多通道SPI总线5通信连接，此时，多通道SPI总线5可以是六通道SPI总线；每个采集控制单元4可以包括6个ADC采集通道41、6个调理电路42和一个第一FPGA43，且调理电路42与传感器模块6一一对应。图1所示传感器模块6的数量、ADC采集通道41的数量、传输处理单元3的数量、采集控制单元4的数量以及相互之间的对应关系均是示意性的，不作为本申请的限定。

本实施例提供的超多通道嵌入式高速信号采集处理系统，每个传输处理单元3可以支持6个采集控制单元4进行数据通信，同时传输处理单元3将获得的数据进行打包，通过交换机2发送给上位主机1进一步分析处理显示。采集控制单元4采用FPGA+ADC的架构，多路模拟信号经ADC采集通道41高速采样后，输入到第一FPGA43内进行并行累加平均，第一FPGA43将处理后的数据通过多通道SPI总线5传输到传输处理单元3进行处理。多通道SPI总线5可以分别传输多个ADC采集通道41的信号数据，可以实现超多通道之间信号采集和传输互不干扰，可以实现超多通道的通粗信号采集和延迟采集。还可以实现多个采集控制单元4并行且基于多通道SPI总线5与传输处理单元3的数据通信，提高数据传输效率。并且，针对高速信号采集系统数据量庞大，本实施例可以采用高性能FPGA对信号进行实时采集处理，解决了大数据量的实时处理技术问题。

图2为图1所示传输处理单元的一种结构图。如图2所示，超多通道嵌入式高速信号采集处理系统还包括SPI电路模块7，SPI电路模块7位于传输处理单元3和多通道SPI总线5之间；传输处理单元3包括ARM部分31和第二FPGA32。ARM部分31包括数据传输控制模块311、多个第一存储器312和指令转发模块313，ARM部分31在嵌入式操作系统X环境下运行；数据传输控制模块311与多个第一存储器312和指令转发模块313通信连接，数据传输控制模块311与交换机2通过网络接口8通讯。第二FPGA32包括依次通信连接的存储器读写控制逻辑模块321、多个第二存储器322和串并转换逻辑模块323，还包括与串并转换逻辑模块323通信连接的指令接收及控制逻辑模块324；存储器读写控制逻辑模块321与多个第一存储器312通信连接，串并转换逻辑模块323与SPI电路模块7电连接，SPI电路模块7与多通道SPI总线5电连接，SPI电路模块7为一个连接电路板；指令接收及控制逻辑模块324与指令转发模块313通信连接，指令接收及控制逻辑模块324还与存储器读写控制逻辑模块321和第二存储器322通信连接。传输处理单元3可以包括6个第一存储器312和6个第二存储器322，每个第一存储器312和每个第二存储器322均分别包括6个存储分区，每个存储分区对应存储一个ADC采集通道41采集的信号数据，每个第一存储器312和每个第二存储器322均对应存储一个采集控制单元采集4的信号数据。

本实施例提供的传输处理单元3可以采用cyclone V处理器，该处理器性能最大可达4000MIPS，具有多种系统级硬核功能：双核ARM Cortex-A9硬核处理器系统、嵌入式外设、多端口内存控制器、串行收发器等，其中Cortex-A9处理器最高频率达925MHz。同时cycloneV处理器采用“FPGA+ARM”架构，支持高带宽互连，解决了ARM与FPGA之间高吞吐量数据路径无法实现的互连问题。cyclone V处理器包括ARM部分31和第二FPGA32，本实施例将第二FPGA32负责六路并行SPI数据通信逻辑及内部核心算法逻辑控制，实现SPI传输速率可达到20Mbps稳定传输；将ARM部分31通过高速互联内部总线01与第二FPGA32通信连接，并将处理数据进行打包、压缩，再通过TCP/IP协议发送给上位主机1处理、分析和显示，指令转发模块313与指令接收及控制逻辑模块324通过内部轻量总线02通信连接，高速互联内部总线01的数据传输速率高于内部轻量总线02的数据传输速率。

图3为图1所示第一FPGA的一种结构图。如图3所示，第一FPGA43包括依次通信连接的SPI通信逻辑模块431、数据整合模块432、多个第三存储器433、多个有限状态机434、数据分配模块435和寄存器组436，还包括时序逻辑控制器437。SPI通信逻辑模块431与多通道SPI总线5通信连接，寄存器组436与ADC采集通道41通信连接；时序逻辑控制器437分别与SPI通信逻辑模块431、数据整合模块432、多个第三存储器433、多个有限状态机434、数据分配模块435和寄存器组436通信连接。第一FPGA43可以包括6个第三存储器433和6个有限状态机434。

另一方面，图4为本申请实施例提供的一种超多通道嵌入式高速信号采集处理方法的流程图。如图4所示，本申请提供一种超多通道嵌入式高速信号采集处理方法，包括：

S1：上位主机发出系统控制指令。

S2：系统控制指令依次通过交换机、传输处理单元和多通道SPI总线传送至第一FPGA。

S2，系统控制指令依次通过交换机、传输处理单元和多通道SPI总线传送至第一FPGA，包括：

S21：系统控制指令通过交换机和网络接口发送至传输处理单元的数据传输控制模块。

S22：数据传输控制模块将系统控制指令通过指令转发模块发送至指令接收及控制逻辑模块。

S23：指令接收及控制逻辑模块将系统控制指令发送至串并转换逻辑模块，串并转换逻辑模块将系统控制指令转换为串行格式。

S24：串行格式的系统控制指令依次通过SPI电路模块和多通道SPI总线发送至第一FPGA；

S25：根据系统控制指令，指令接收及控制逻辑模块控制指令对应的采集控制单元开启运行。

系统控制指令可以通过指令代码的形式控制不同采集控制单元的开启或者关闭。

S3：根据系统控制指令，第一FPGA控制传感器模块的运行和ADC采集通道的运行。

S3，根据系统控制指令，第一FPGA控制传感器模块的运行和ADC采集通道的运行，包括：

S31：第一FPGA的SPI通信逻辑模块对多通道SPI总线实时扫描检测，当检测到系统控制指令时，将系统控制指令发送给时序逻辑控制器。

S32：根据系统控制指令，时序逻辑控制器分别控制指令对应的第三存储器、指令对应的有限状态机、数据分配模块、寄存器组和指令对应的ADC采集通道的运行。

S4：根据系统控制指令，传感器模块进行信号感测，得到模拟信号数据。

S5：传感器模块将模拟信号数据发送至调理电路进行信号调理，得到调理模拟信号数据。

信号调理一般可以是信号的放大以及滤波等处理，本申请不作具体限定。

S6：调理电路将调理模拟信号数据发送至ADC采集通道，ADC采集通道对调理模拟信号数据进行模数转换，得到数字信号数据。

S7：数字信号数据依次通过第一FPGA、多通道SPI总线、传输处理单元和交换机发送至上位主机，完成信号采集过程。

S7，数字信号数据依次通过第一FPGA、多通道SPI总线、传输处理单元和交换机发送至上位主机，完成信号采集过程，包括：

S71：根据系统控制指令，时序逻辑控制器分别控制指令对应的所述ADC采集通道将数字信号数据发送至寄存器组进行暂存。

S72：根据系统控制指令，数据分配模块将寄存器组内数字信号数据分配对应的存储空间。

每个ADC采集通道的信号数据可以存储在对应的存储空间内。

S73：根据系统控制指令，指令对应的有限状态机分别对指令对应的存储空间内数字信号数据进行累加平均运算，得到运算信号数据。

S74：根据系统控制指令，指令对应的第三存储器将指令对应的有限状态机输出的运算信号数据进行存储。

S75：根据系统控制指令，数据整合模块将每个第三存储器内的运算信号数据拼接在一起，得到拼接运算信号数据。

S76：SPI通信逻辑模块将拼接运算信号数据依次通过多通道SPI总线、传输处理单元和交换机发送至所述上位主机，完成信号采集过程。

S76，SPI通信逻辑模块将拼接运算信号数据依次通过多通道SPI总线、传输处理单元和交换机发送至上位主机，包括：

S761：SPI通信逻辑模块将拼接运算信号数据依次通过多通道SPI总线和SPI电路模块发送至串并转换逻辑模块。

S762：串并转换逻辑模块将拼接运算信号数据转换为并行运算信号数据。

S763：根据系统控制指令，指令接收及控制逻辑模块控制读取指令对应的采集控制单元采集到的并行运算信号数据。

S764：根据系统控制指令，第二存储器将并行运算信号数据进行存储。

S765：根据系统控制指令，存储器读写控制逻辑模块读取指令对应的所述第二存储器内并行运算信号数据并发送至对应的第一存储器进行存储。

S766：数据传输控制模块将对应的第一存储器内并行运算信号数据通过网络接口和交换机发送至上位主机，完成信号采集过程。

系统控制指令可以使用代码来进行表征和传递，指令代码可以采用32bit代码形式，表1为32bit指令代码的格式。

表1

结合32bit代码形式对本申请的系统控制指令代码进行简要说明，首先，对传输处理单元、采集控制单元和ADC采集通道分别进行编号，均可以从0号开始，例如，传输处理单元的编号可以是0-7号(共8个)，采集控制单元的编号可以是0-31(共32个)，ADC采集通道的编号可以是0-14号(共15个),总共可以实现控制3840个ADC采集通道的运行。

如表1所示，bit[31-28]是4位指令功能控制位，通过二进制编码形成16种不同的功能指令。举例说明如下：

当bit[31-28]为0000，表示将所有采集控制单元进行复位，同时所有ADC采集通道也进行复位，即停止采集信号数据；具体的采集控制单元的复位可以通过对与之相连的状态机复位，本申请不作具体限定；

当bit[31-28]为0001，表示开启运行采集控制单元，可以通过开启运行采集控制单元的状态机实现，实现对采集控制单元运行状态的控制；

当bit[31-28]为0010，表示设定采集通道同步延迟参数，即设定同步延迟指令；

当bit[31-28]为1000，表示读取ADC采集通道的信号数据，实现对读取信号数据的控制；

其他指令编码状态为预留，支持功能扩展，本申请不作具体限定。

bit[27-25]是传输处理单元控制位；通过二进制编码，支持编号为0-7的传输处理单元，例如：当bit[27-25]为111时，表示的是7号传输处理单元开启运行。

bit[24-20]是采集控制单元控制位；通过二进制编码，最多可以支持32个采集控制单元，例如：当bit[24-20]为00011，表示的是3号采集控制单元开启运行。

bit[19-16]是ADC采集通道控制位；通过二进制编码，最多可以支持16个ADC采集通道；例如：当bit[19-16]为0000-1110时，表示单独控制0-15号ADC采集通道；当bit[19-16]为1111时，表示同时操作单个采集控制单元中的所有ADC采集通道。

bit[15-0]是设定的参数位，可以是同步延迟参数，也可以是其他控制数据，其中同步延迟时间单位是采集控制单元的系统时钟周期。

通过上位主机发送不同的指令代码，实现不同的功能，比如当发送系统控制指令时，可以控制不同的采集控制单元的开启或者关闭。举例说明，当每个传输处理单元对应控制6个采集控制单元时，要打开3号传输处理单元所连接的3号采集控制单元中的6个通道，此时，指令代码具体为如下：

bit[31-28]为0001，表示开启运行采集控制单元，

bit[27-25]为011，表示的是开启运行3号传输处理单元；

bit[24-20]为00011，表示的是开启运行3号采集控制单元；

bit[19-16]为1111，表示开启运行3号采集控制单元中的所有ADC采集通道；

bit[15-0]可以为任意值，例如全零，只有当设定同步延迟指令时，该16位才有意义。

32位指令代码为：00010110001111110000000000000000，具体可参见表2，表2为举例说明代码指令。

表2

同理，要停止3号传输处理单元所连接的3号采集控制单元中的所有ADC采集通道，只需要改变指令码的高4位即可，即bit[31-28]为0000即可，也即发送指令为：00000110001111110000000000000000。

同理，要读取3号传输处理单元所连接的3号采集控制单元中的所有ADC采集的信号数据，只需要改变指令码的高4位即可，即bit[31-28]为1000，bit[15-0]为0000000000000000，也即发送指令为：00100110001111110000000000000000。

同理，要使3号传输处理单元所连接的3号采集控制单元中的所有ADC采集通道延时10个系统时钟周期，可以使bit[31-28]为0010，也即发送指令为：00100110001111110000000000001010。

由于，多通道SPI总线可以实现多个采集控制单元独立运行，进而可以并行运行，通过程序设定，可以实现多个采集控制单元的同步运行或者延时运行。

本领域的技术人员可以清楚地了解到本发明实施例中的技术可借助软件加必需的通用硬件平台的方式来实现。基于这样的理解，本发明实施例中的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在存储介质中，如ROM/RAM、磁碟、光盘等，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本发明各个实施例或者实施例的某些部分所述的方法。

本说明书中各个实施例之间相同相似的部分互相参见即可。尤其，对于实施例而言，由于其基本相似于方法实施例，所以描述的比较简单，相关之处参见方法实施例中的说明即可。

Claims (10)

1.一种超多通道嵌入式高速信号采集处理系统，其特征在于，包括：

上位主机；

交换机，与所述上位主机通信连接；

多个传输处理单元，所述传输处理单元与所述交换机通信连接；

多个采集控制单元，每个所述采集控制单元包括多个ADC采集通道、多个调理电路和第一FPGA，所述调理电路与所述ADC采集通道通信连接且一一对应，多个所述ADC采集通道与所述第一FPGA通信连接，所述第一FPGA通过多通道SPI总线与所述传输处理单元电连接；

多个传感器模块，至少一个所述传感器模块与一个所述调理电路电连接，所述第一FPGA与所述传感器模块通信连接。

2.根据权利要求1所述的超多通道嵌入式高速信号采集处理系统，其特征在于，还包括SPI电路模块，所述SPI电路模块位于所述传输处理单元和所述多通道SPI总线之间；所述传输处理单元包括ARM部分和第二FPGA；

所述ARM部分包括数据传输控制模块、多个第一存储器和指令转发模块，所述ARM部分在嵌入式操作系统环境下运行；所述数据传输控制模块与多个第一存储器和指令转发模块通信连接，所述数据传输控制模块与所述交换机通过网络接口通讯；

所述第二FPGA包括依次通信连接的存储器读写控制逻辑模块、多个第二存储器和串并转换逻辑模块，还包括与所述串并转换逻辑模块通信连接的指令接收及控制逻辑模块；所述存储器读写控制逻辑模块与多个所述第一存储器通信连接，所述串并转换逻辑模块与所述SPI电路模块电连接，所述SPI电路模块与所述多通道SPI总线电连接；所述指令接收及控制逻辑模块分别与所述指令转发模块、存储器读写控制逻辑模块和所述第二存储器通信连接。

3.根据权利要求2所述的超多通道嵌入式高速信号采集处理系统，其特征在于，所述第一FPGA包括依次通信连接的SPI通信逻辑模块、数据整合模块、多个第三存储器、多个有限状态机、数据分配模块和寄存器组，还包括时序逻辑控制器；

所述SPI通信逻辑模块与所述多通道SPI总线通信连接，所述寄存器组与所述ADC采集通道通信连接；所述时序逻辑控制器分别与所述SPI通信逻辑模块、所述数据整合模块、多个所述第三存储器、多个所述有限状态机、所述数据分配模块和所述寄存器组通信连接。

4.根据权利要求3所述的超多通道嵌入式高速信号采集处理系统，其特征在于，每个所述传输处理单元与6个所述采集控制单元通过一组所述多通道SPI总线通信连接；

每个所述采集控制单元包括6个所述ADC采集通道、6个所述调理电路和一个所述第一FPGA，且所述调理电路与所述传感器模块一一对应。

5.根据权利要求4所述的超多通道嵌入式高速信号采集处理系统，其特征在于，所述第一FPGA包括6个所述第三存储器和6个所述有限状态机；

所述传输处理单元包括6个所述第一存储器和6个所述第二存储器，每个所述第一存储器和每个所述第二存储器均分别包括6个存储分区，每个所述存储分区对应存储一个所述ADC采集通道采集的信号数据，每个所述第一存储器和每个所述第二存储器均对应存储一个所述采集控制单元采集的所述信号数据。

6.一种超多通道嵌入式高速信号采集处理方法，其特征在于，包括：

上位主机发出系统控制指令；

所述系统控制指令依次通过交换机、传输处理单元和多通道SPI总线传送至第一FPGA；

根据所述系统控制指令，所述第一FPGA控制传感器模块的运行和ADC采集通道的运行；

根据所述系统控制指令，所述传感器模块进行信号感测，得到模拟信号数据；

所述传感器模块将所述模拟信号数据发送至调理电路进行信号调理，得到调理模拟信号数据；

所述调理电路将所述调理模拟信号数据发送至所述ADC采集通道，所述ADC采集通道对所述调理模拟信号数据进行模数转换，得到数字信号数据；

所述数字信号数据依次通过所述第一FPGA、所述多通道SPI总线、所述传输处理单元和交换机发送至上位主机，完成信号采集过程。

7.根据权利要求6所述的方法，其特征在于，所述系统控制指令依次通过交换机、传输处理单元和多通道SPI总线传送至第一FPGA，包括：

所述系统控制指令通过交换机和网络接口发送至传输处理单元的数据传输控制模块；

所述数据传输控制模块将所述系统控制指令通过指令转发模块发送至指令接收及控制逻辑模块；

所述指令接收及控制逻辑模块将所述系统控制指令发送至串并转换逻辑模块，所述串并转换逻辑模块将所述系统控制指令转换为串行格式；

所述串行格式的所述系统控制指令依次通过SPI电路模块和所述多通道SPI总线发送至第一FPGA；

根据所述系统控制指令，所述指令接收及控制逻辑模块控制指令对应的采集控制单元开启运行。

8.根据权利要求7所述的方法，其特征在于，所述根据系统控制指令，第一FPGA控制传感器模块的运行和ADC采集通道的运行，包括：

所述第一FPGA的SPI通信逻辑模块对所述多通道SPI总线实时扫描检测，当检测到所述系统控制指令时，将所述系统控制指令发送给时序逻辑控制器；

根据所述系统控制指令，所述时序逻辑控制器分别控制指令对应的第三存储器、指令对应的有限状态机、数据分配模块、寄存器组和指令对应的ADC采集通道的运行。

9.根据权利要求8所述的方法，其特征在于，所述述数字信号数据依次通过第一FPGA、多通道SPI总线、传输处理单元和交换机发送至上位主机，完成信号采集过程，包括：

根据所述系统控制指令，所述时序逻辑控制器分别控制指令对应的所述ADC采集通道将所述数字信号数据发送至所述寄存器组进行暂存；

根据所述系统控制指令，所述数据分配模块将所述寄存器组内数字信号数据分配对应的存储空间；

根据所述系统控制指令，指令对应的有限状态机分别对指令对应的所述存储空间内数字信号数据进行累加平均运算，得到运算信号数据；

根据所述系统控制指令，指令对应的第三存储器将指令对应的所述有限状态机输出的所述运算信号数据进行存储；

根据所述系统控制指令，所述数据整合模块将每个所述第三存储器内的所述运算信号数据拼接在一起，得到拼接运算信号数据；

所述SPI通信逻辑模块将所述拼接运算信号数据依次通过所述多通道SPI总线、所述传输处理单元和所述交换机发送至所述上位主机，完成信号采集过程。

10.根据权利要求9所述的方法，其特征在于，所述SPI通信逻辑模块将拼接运算信号数据依次通过多通道SPI总线、传输处理单元和交换机发送至上位主机，包括：

所述SPI通信逻辑模块将所述拼接运算信号数据依次通过所述多通道SPI总线和SPI电路模块发送至所述串并转换逻辑模块；

所述串并转换逻辑模块将所述拼接运算信号数据转换为并行运算信号数据；

根据所述系统控制指令，所述指令接收及控制逻辑模块控制读取指令对应的采集控制单元采集到的所述并行运算信号数据；

根据所述系统控制指令，第二存储器将所述并行运算信号数据进行存储；

根据所述系统控制指令，存储器读写控制逻辑模块读取指令对应的所述第二存储器内所述并行运算信号数据并发送至对应的第一存储器进行存储；

所述数据传输控制模块将所述对应的所述第一存储器内所述并行运算信号数据通过所述网络接口和所述交换机发送至所述上位主机，完成信号采集过程。

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