CN112133706A - 半导体结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 73
- 239000004065 semiconductor Substances 0.000 title claims abstract description 38
- 239000011248 coating agent Substances 0.000 claims abstract description 86
- 238000000576 coating method Methods 0.000 claims abstract description 86
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 239000010410 layer Substances 0.000 claims description 121
- 239000011247 coating layer Substances 0.000 claims description 62
- 238000009498 subcoating Methods 0.000 claims description 21
- 238000000059 patterning Methods 0.000 claims description 7
- 230000000903 blocking effect Effects 0.000 claims 1
- 239000000463 material Substances 0.000 description 9
- 239000010409 thin film Substances 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000000717 retained effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 230000000452 restraining effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
一种半导体结构及其形成方法，形成方法包括：提供基底，所述基底包括主动区及包围所述主动区的走线区；在所述走线区的部分所述基底表面形成第一挡墙；在所述主动区的所述基底表面形成第一涂层。所述第一挡墙有助于约束所述第一涂层的附属层的边界。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其形成方法。
背景技术
氧化物薄膜晶体管(Oxide Thin-Film Transistor，TFT))是场效应管的一种特殊类型。与非晶硅薄膜晶体管的主要区别为：氧化物薄膜晶体管的电子通道材料为氧化物，通常使用二氧化硅作为衬底。非晶硅薄膜晶体管的电子通道材料为非晶硅。
由于氧化物薄膜晶体管具有迁移率较高、大面积均匀性较好及制备工艺温度较低等诸多优势，因此氧化物薄膜晶体管广泛应用于液晶显示器(Liquid Crystal Display，LCD)和有机发光半导体(Organic Light-Emitting Diode，OLED)中。
但是，现有氧化物薄膜晶体管的形成方法仍有待改进。
发明内容
本发明解决的问题是提供一种半导体结构及其形成方法，有助于约束所述第一涂层的附属层的边界。
为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括主动区及包围所述主动区的走线区；在所述走线区的部分所述基底表面形成第一挡墙；在所述主动区的所述基底表面形成第一涂层。
可选的，在同一工艺步骤中形成所述第一挡墙及所述第一涂层。
可选的，形成所述第一挡墙及所述第一涂层的工艺中，还包括：在所述第一挡墙与所述第一涂层之间的所述基底表面形成第一主附属层。
可选的，所述走线区包括第一子走线区、第二子走线区及第三子走线区，所述第三子走线区与所述主动区相邻接，所述第二子走线区位于所述第一子走线区与所述第三子走线区之间。
可选的，形成所述第一挡墙、所述第一涂层及所述第一主附属层的工艺方法包括：在所述走线区及所述主动区的所述基底表面形成初始第一涂层；在所述第一子走线区及所述第三子走线区的所述初始第一涂层表面形成图形化层；以所述图形化层为掩膜，对所述初始第一涂层进行曝光处理；对所述初始第一涂层进行显影处理，所述主动区的所述初始第一涂层形成所述第一涂层，所述第三子走线区的所述初始第一涂层形成所述第一主附属层，所述第二子走线区的所述初始第一涂层形成所述第一挡墙。
可选的，所述第一挡墙包括相对的第一侧壁及第二侧壁，所述第二侧壁朝向所述第一涂层，所述第一侧壁远离所述第一涂层；形成所述第一挡墙及所述第一涂层的工艺中，还包括：在所述第一侧壁表面形成第一副附属层。
可选的，所述基底还包括包围所述主动区及所述走线区的焊盘区。
可选的，形成所述第一涂层的工艺步骤在形成所述第一挡墙的工艺步骤之后进行。
可选的，形成所述第一涂层后，还包括：在所述第一挡墙顶部形成第二挡墙；形成覆盖所述第一涂层顶部的第二涂层。
可选的，所述第一挡墙的数量为一个或多个。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括主动区及包围所述主动区的走线区；第一挡墙，位于所述走线区的部分所述基底表面；第一涂层，位于所述主动区的所述基底表面。
可选的，所述半导体结构还包括：第一主附属层，所述第一主附属层位于所述第一挡墙与所述第一涂层之间。
可选的，所述走线区包括第一子走线区、第二子走线区及第三子走线区，所述第三子走线区与所述主动区相邻接，所述第二子走线区位于所述第一子走线区与所述第三子走线区之间，所述第一挡墙位于所述第二子走线区的所述基底表面，所述第一主附属层位于所述第三子走线区的所述基底表面。
可选的，所述第一挡墙的宽度小于所述第一涂层的宽度。
可选的，所述第一挡墙包括相对的第一侧壁及第二侧壁，所述第二侧壁朝向所述第一涂层，所述第一侧壁远离所述第一涂层；所述半导体结构还包括：第一副附属层，所述第一副附属层位于所述第一侧壁表面上。
可选的，所述基底还包括包围所述主动区及所述走线区的焊盘区。
可选的，所述半导体结构还包括：第二挡墙，所述第二挡墙位于所述第一挡墙顶部；第二涂层，所述第二涂层覆盖所述第一涂层顶部。
可选的，所述第二挡墙包括相叠放的多个第二子挡墙，所述第二涂层包括相叠放的多个第二子涂层，所述第二子涂层的数量与所述第二子挡墙的数量相等。
可选的，相同层数的所述第二子涂层的顶部与所述第二子挡墙的顶部齐平。
可选的，所述第一挡墙的数量为一个或多个。
可选的，当所述第一挡墙的数量为多个时，相邻所述第一挡墙的间距与所述第一挡墙的厚度的比值范围为1～10。
可选的，所述第一挡墙的顶部与所述第一涂层的顶部齐平。
可选的，所述基底包括衬底及器件层，所述器件层覆盖所述衬底顶部表面。
与现有技术相比，本发明的技术方案具有以下优点：
所述第一挡墙位于所述走线区的部分所述基底表面，所述第一涂层位于所述主动区的所述基底表面。所述第一挡墙的一侧朝向所述第一涂层。在形成所述第一涂层的工艺中，所述第一涂层的附属层横跨所述第一挡墙的难度大，因此所述第一涂层的附属层的边界难以越至所述第一挡墙的另一侧，因此所述第一挡墙有助于约束所述第一涂层的附属层的边界。
附图说明
图1至图6是本发明半导体结构形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
现结合一种半导体结构的形成方法进行分析，形成半导体结构的工艺步骤主要包括：提供基底，所述基底包括主动区及包围所述主动区的走线区；在所述主动区的所述基底表面形成第一涂层。
形成所述第一涂层的工艺方法包括：在所述走线区及所述主动区的所述基底表面形成初始第一涂层；在所述走线区的所述初始第一涂层表面形成图形化层；以所述图形化层为掩膜，对所述初始第一涂层进行曝光处理；对所述初始第一涂层进行显影处理。
形成所述图形化层的工艺中，所述图形化层露出所述主动区的所述初始第一涂层表面。在所述曝光处理工艺中，所述图形化层露出的所述初始第一涂层材料受光照射后，材料特性发生改变。在所述显影处理工艺中，所述走线区的所述初始第一涂层被移除，剩余所述初始第一涂层形成所述第一涂层。
所述走线区包括第一子走线区及第二子走线区，所述第二子走线区位于所述第一子走线区与所述主动区之间。在所述曝光处理工艺中，虽然所述图形化层覆盖所述第一子走线区的所述初始第一涂层，但是由于所述第二子走线区的所述初始第一涂层邻近所述主动区，部分光线会照射至所述第二子走线区的所述初始第一涂层，使得所述第二子走线区的所述初始第一涂层的材料特性也发生改变。因此，在所述显影处理过程中，所述第二子走线区的所述初始第一涂层被保留下来，形成所述第一涂层的附属层。所述附属层的宽度与所述主动区的宽度有关。所述主动区的宽度越大，所述附属层的宽度越大。所述主动区的宽度大，导致所述第一涂层的边界难以符合工艺要求，影响后续工艺的进行。例如，后续在所述第一涂层上形成第二涂层，所述第二涂层的附属层边界容易延伸至所述走线区的外围，使得所述第二涂层的附属层边界延伸至包围所述走线区的焊盘区上。
发明人对上述半导体结构的形成方法进行了研究，经创造性劳动，发明人注意到，通过在所述走线区的部分所述基底表面形成第一挡墙，能够约束形成的所述涂层的附属层的边界。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图1，提供基底100，所述基底100包括主动区Ⅰ及包围所述主动区Ⅰ的走线区Ⅱ。
本实施例中，所述基底100还包括包围所述主动区Ⅰ及所述走线区Ⅱ的焊盘区Ⅲ。
所述基底100包括衬底110及器件层120，所述器件层120覆盖所述衬底110顶部表面。
本实施例中，所述衬底110的材料为硅。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟。
本实施例中，所述主动区Ⅰ的所述器件层120内具有逻辑电路结构(图中未示出)，所述逻辑电路结构包括：晶体管、无源器件和导电插塞中的一种或多种组合。
本实施例中，所述走线区Ⅱ的所述器件层120内具有金属导线(图中未示出)。
本实施例中，所述走线区Ⅱ包括第一子走线区i、第二子走线区ii及第三子走线区iii，所述第三子走线区iii与所述主动区Ⅰ相邻接，所述第二子走线区ii位于所述第一子走线区i与所述第三子走线区iii之间，所述第一子走线区i与所述焊盘区Ⅲ相邻接。
本实施例中，所述焊盘区Ⅲ的所述器件层120内具有焊盘结构(图中未示出)。
参考图2至图5，在所述走线区Ⅱ的部分所述基底100表面形成第一挡墙210；在所述主动区Ⅰ的所述基底100表面形成第一涂层220。
本实施例中，在同一工艺步骤中形成所述第一挡墙210及所述第一涂层220。在其他实施例中，形成所述第一涂层的工艺步骤在形成所述第一挡墙的工艺步骤之后进行。
本实施例中，形成所述第一挡墙210及所述第一涂层220的工艺中，还包括：在所述第一挡墙210与所述第一涂层220之间的所述基底100表面形成第一主附属层221。
本实施例中，所述第一挡墙210位于所述第二子走线区ii的所述基底100表面上。所述第一主附属层221位于所述第三子走线区iii的所述基底100表面上。
形成所述第一挡墙210、所述第一涂层220及所述第一主附属层221的工艺方法包括：如图2所示，在所述走线区Ⅱ及所述主动区Ⅰ的所述基底100表面形成初始第一涂层200；如图3所示，在所述第一子走线区i及所述第三子走线区iii的所述初始第一涂层200表面形成图形化层300，所述图形化层300露出所述主动区Ⅰ及所述第二子走线区ii的所述初始第一涂层200表面；如图4所示，以所述图形化层300为掩膜，对所述初始第一涂层200进行曝光处理；如图5所示，对所述初始第一涂层200进行显影处理，所述主动区Ⅰ的所述初始第一涂层200(参考图4)形成所述第一涂层220，所述第三子走线区iii的所述初始第一涂层200(参考图4)形成所述第一主附属层221，所述第二子走线区ii的所述初始第一涂层200(参考图4)形成所述第一挡墙210。
本实施例中，如图2所示，形成所述初始第一涂层200的工艺中，所述初始第一涂层200还覆盖所述焊盘区Ⅲ的所述基底100表面。
本实施例中，采用旋涂工艺形成所述初始第一涂层200。在其他实施例中，还可以采用化学气相沉积工艺或物理气相沉积工艺形成所述初始第一涂层200。
本实施例中，如图3所示，形成所述图形化层300的工艺中，所述图形化层300还覆盖所述焊盘区Ⅲ的所述初始第一涂层200表面。
如图4所示，由于所述图形化层300露出所述主动区Ⅰ及所述第二子走线区ii的所述初始第一涂层200表面，因此在所述曝光处理过程中，所述主动区Ⅰ及所述第二子走线区ii的所述初始第一涂层200表面会受到光400的照射，使得所述主动区Ⅰ及所述第二子走线区ii的所述初始第一涂层200的材料特性发生改变。在所述显影处理过程中，材料特性发生改变的所述初始第一涂层200被保留下来。
由于所述第三子走线区iii邻接所述主动区Ⅰ，因此在所述曝光400处理过程中，所述第三子走线区iii的所述初始第一涂层200也容易受到光400的照射，导致所述第三子走线区iii的所述初始第一涂层200的材料特性发生改变。在所述显影处理过程中，所述第三子走线区iii的所述初始第一涂层200也会被保留下来，形成所述第一主附属层221(参考图5)。
在所述曝光处理过程中，所述第一挡墙210能够阻挡所述第一主附属层221的边界越至所述第一挡墙210的另一侧，因此所述第一挡墙210有助于约束所述第一涂层220的附属层的边界。
如图5所示，本实施例中，所述第一挡墙210的顶部与所述第一涂层220的顶部齐平。
所述第一主附属层221作为所述第一涂层220的附属层。
本实施例中，所述第一主附属层221的顶部与所述第一涂层220的顶部齐平。在其他实施例中，所述第一主附属层的顶部低于所述第一涂层的顶部。
本实施例中，所述第一主附属层221的边界呈斜坡状。
所述第一挡墙210的数量为一个或多个。本实施例中，所述第一挡墙210的数量为一个。
在其他实施例中，当所述第一挡墙的数量为多个时，多个所述第一挡墙在所述第二子走线区ii的所述基底表面间隔排布。
本实施例中，所述第一挡墙210包括相对的第一侧壁201及第二侧壁202，所述第二侧壁202朝向所述第一涂层220，所述第一侧壁201远离所述第一涂层220。
形成所述第一挡墙210及所述第一涂层220的工艺中，还包括：在所述第一侧壁201表面形成第一副附属层211。
所述第一副附属层211作为所述第一挡墙210的附属层。
本实施例中，所述第一副附属层211的顶部与所述第一挡墙210的顶部齐平。在其他实施例中，所述第一副附属层的顶部低于所述第一挡墙的顶部。
本实施例中，所述第一副附属层211的边界呈斜坡状。
在所述曝光处理过程中，邻近所述第一挡墙210的所述第一子走线区i的所述初始第一涂层200也容易受到光400的照射，从而经所述显影处理，邻近所述第一挡墙210的所述第一子走线区i的所述初始第一涂层200形成所述第一副附属层211，所述第一副附属层211覆盖部分所述第一子走线区i的所述基底100表面。
所述第一挡墙210的宽度小于所述第一涂层220的宽度。
沿垂直于所述第一侧壁201表面方向，所述第一侧壁201距所述焊盘区Ⅲ的距离为第一距离，所述第一侧壁201距所述主动区Ⅰ的距离为第二距离。
所述第一副附属层211的宽度与所述第一挡墙210的宽度有关。所述第一挡墙210的宽度越小，所述第一副附属层211的宽度越小。由于所述第一挡墙210的宽度小于所述第一涂层220的宽度，因此所述第一副附属层211的宽度小于所述第一主附属层221的宽度。由于所述第一副附属层211的宽度较小，又由于所述第一侧壁201远离所述焊盘区Ⅲ，所述第一副附属层211的边界距所述焊盘区Ⅲ的距离远，能够避免所述第一副附属层211覆盖所述焊盘区Ⅲ的所述基底100表面。
参考图6，在所述第一挡墙210顶部形成第二挡墙；形成覆盖所述第一涂层220顶部的第二涂层。
本实施例中，所述第二挡墙与所述第一挡墙210一一对应。
所述第二挡墙包括相叠放的多个第二子挡墙500，所述第二涂层包括相叠放的多个第二子涂层600，所述第二子涂层600的数量与所述第二子挡墙500的数量相等。
本实施例中，在同一工艺步骤中形成相同层数的所述第二子涂层600及所述第二子挡墙500。
在形成相同层数的所述第二子涂层600及所述第二子挡墙500的工艺中，还包括：形成与所述第二子涂层600相对应的第一子附属层610，所述第一子附属层610位于所述第二子涂层600与所述第二子挡墙500之间；形成与所述第二子挡墙500相对应的第二子附属层510，所述第二子附属层510位于远离所述第二子涂层600的所述第二子挡墙500的侧壁上。
所述第二子挡墙500能够约束相同层数的所述第一子附属层610的边界。
由于所述第二子挡墙500的宽度小于所述第二子涂层600的宽度，因此所述第二子附属层510的宽度较小，距所述焊盘区Ⅲ的距离较远。
参照图5，本发明还提供一种采用上述形成方法获得的半导体结构。所述半导体结构包括：基底100，所述基底100包括主动区Ⅰ及包围所述主动区Ⅰ的走线区Ⅱ；第一挡墙210，位于所述走线区Ⅱ的部分所述基底100表面；第一涂层220，位于所述主动区Ⅰ的所述基底100表面。
本实施例中，所述基底100还包括包围所述主动区Ⅰ及所述走线区Ⅱ的焊盘区Ⅲ。
本实施例中，所述基底100包括衬底110及器件层120，所述器件层120覆盖所述衬底110顶部表面。
本实施例中，所述主动区Ⅰ的所述器件层120内具有逻辑电路结构(图中未示出)，所述逻辑电路结构包括：晶体管、无源器件和导电插塞中的一种或多种组合。
本实施例中，所述走线区Ⅱ的所述器件层120内具有金属导线(图中未示出)。
本实施例中，所述走线区Ⅱ包括第一子走线区i、第二子走线区ii及第三子走线区iii，所述第三子走线区iii与所述主动区Ⅰ相邻接，所述第二子走线区ii位于所述第一子走线区i与所述第三子走线区iii之间，所述第一子走线区i与所述焊盘区Ⅲ相邻接。
本实施例中，所述焊盘区Ⅲ的所述器件层120内具有焊盘结构(图中未示出)。
本实施例中，所述第一挡墙210位于所述第二子走线区ii的所述基底100表面。
本实施例中，所述第一挡墙210的顶部与所述第一涂层220的顶部齐平。
所述第一挡墙210的数量为一个或多个。本实施例中，所述第一挡墙210的数量为一个。
在其他实施例中，当所述第一挡墙的数量为多个时，多个所述第一挡墙在所述第二子走线区的所述基底表面间隔排布。相邻所述第一挡墙的间距与所述第一挡墙的厚度的比值范围为1～10。
其中，当所述第一挡墙的数量为多个时，所述第一挡墙的数量范围为2～100。
所述半导体结构还包括：第一主附属层221，所述第一主附属层221位于所述第一挡墙210与所述第一涂层220之间。
所述第一主附属层221作为所述第一涂层220的附属层。所述第一挡墙210具有限制所述第一主附属层221的边界的效果。
本实施例中，所述第一主附属层221位于所述第三子走线区iii的所述基底100表面。
本实施例中，所述第一主附属层221的顶部与所述第一涂层220的顶部齐平。在其他实施例中，所述第一主附属层的顶部低于所述第一涂层的顶部。
本实施例中，所述第一主附属层221的边界呈斜坡状。
所述第一挡墙210的宽度小于所述第一涂层220的宽度。本实施例中，所述第一挡墙210包括相对的第一侧壁201及第二侧壁202，所述第二侧壁202朝向所述第一涂层220，所述第一侧壁201远离所述第一涂层220。
本实施例中，所述半导体结构还包括：第一副附属层211，所述第一副附属层211位于所述第一侧壁201表面上，所述第一副附属层211覆盖所述第一子走线区i的部分所述基底100表面。
本实施例中，所述第一副附属层211的顶部与所述第一挡墙210的顶部齐平。在其他实施例中，所述第一副附属层的顶部低于所述第一挡墙的顶部。
本实施例中，所述第一副附属层211的边界呈斜坡状。
本实施例中，沿垂直于所述第一侧壁201表面方向，所述第一侧壁201距所述焊盘区Ⅲ的距离为第一距离，所述第一侧壁201距所述主动区Ⅰ的距离为第二距离。
所述第一副附属层211作为所述第一挡墙210的附属层。由于所述第一挡墙210的宽度小于所述第一涂层220的宽度，因此所述第一副附属层211的宽度小于所述第一主附属层221的宽度。由于所述第一副附属层211的宽度较小，又由于所述第一侧壁201远离所述焊盘区Ⅲ，因此所述第一副附属层211远离所述焊盘区Ⅲ。
参考图6，在其他实施例中，所述半导体结构还包括：第二挡墙，所述第二挡墙位于所述第一挡墙210顶部；第二涂层，所述第二涂层覆盖所述第一涂层220顶部。
本实施例中，所述第二挡墙包括相叠放的多个第二子挡墙500，所述第二涂层包括相叠放的多个第二子涂层600，所述第二子涂层600的数量与所述第二子挡墙500的数量相等。
本实施例中，相同层数的所述第二子涂层600的顶部与所述第二子挡墙500的顶部齐平。
本实施例中，所述半导体结构还包括：第一子附属层610，所述第一子附属层610的数量与所述第二子涂层600的数量相等。所述第一子附属层610位于相同层数的所述第二子涂层600与所述第二子挡墙500之间。
所述第一子附属层610作为相同层数的所述第二子涂层600的附属层。所述第二子挡墙500能够起到限制所述第一子附属层610的边界的作用。
本实施例中，所述半导体结构还包括：第二子附属层510，所述第二子附属层510的数量与所述第二子挡墙500的数量相等。所述第二子附属层510位于远离所述第二子涂层600的所述第二子挡墙500的侧壁上。
所述第二子附属层510作为相同层数的所述第二子挡墙500的附属层。由于所述第二子挡墙500的宽度小，因此所述第二子附属层510远离所述焊盘区Ⅲ。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (23)
1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括主动区及包围所述主动区的走线区；
在所述走线区的部分所述基底表面形成第一挡墙；
在所述主动区的所述基底表面形成第一涂层。
2.如权利要求1所述的形成方法，其特征在于，在同一工艺步骤中形成所述第一挡墙及所述第一涂层。
3.如权利要求2所述的形成方法，其特征在于，形成所述第一挡墙及所述第一涂层的工艺中，还包括：在所述第一挡墙与所述第一涂层之间的所述基底表面形成第一主附属层。
4.如权利要求3所述的形成方法，其特征在于，所述走线区包括第一子走线区、第二子走线区及第三子走线区，所述第三子走线区与所述主动区相邻接，所述第二子走线区位于所述第一子走线区与所述第三子走线区之间。
5.如权利要求4所述的形成方法，其特征在于，形成所述第一挡墙、所述第一涂层及所述第一主附属层的工艺方法包括：
在所述走线区及所述主动区的所述基底表面形成初始第一涂层；
在所述第一子走线区及所述第三子走线区的所述初始第一涂层表面形成图形化层；
以所述图形化层为掩膜，对所述初始第一涂层进行曝光处理；
对所述初始第一涂层进行显影处理，所述主动区的所述初始第一涂层形成所述第一涂层，所述第三子走线区的所述初始第一涂层形成所述第一主附属层，所述第二子走线区的所述初始第一涂层形成所述第一挡墙。
6.如权利要求3所述的形成方法，其特征在于，所述第一挡墙包括相对的第一侧壁及第二侧壁，所述第二侧壁朝向所述第一涂层，所述第一侧壁远离所述第一涂层；形成所述第一挡墙及所述第一涂层的工艺中，还包括：在所述第一侧壁表面形成第一副附属层。
7.如权利要求1至6任一项所述的形成方法，其特征在于，所述基底还包括包围所述主动区及所述走线区的焊盘区。
8.如权利要求1所述的形成方法，其特征在于，形成所述第一涂层的工艺步骤在形成所述第一挡墙的工艺步骤之后进行。
9.如权利要求1所述的形成方法，其特征在于，形成所述第一涂层后，还包括：
在所述第一挡墙顶部形成第二挡墙；
形成覆盖所述第一涂层顶部的第二涂层。
10.如权利要求1所述的形成方法，其特征在于，所述第一挡墙的数量为一个或多个。
11.一种半导体结构，其特征在于，包括：
基底，所述基底包括主动区及包围所述主动区的走线区；
第一挡墙，位于所述走线区的部分所述基底表面；
第一涂层，位于所述主动区的所述基底表面。
12.如权利要求11所述的半导体结构，其特征在于，还包括：第一主附属层，所述第一主附属层位于所述第一挡墙与所述第一涂层之间。
13.如权利要求12所述的半导体结构，其特征在于，所述走线区包括第一子走线区、第二子走线区及第三子走线区，所述第三子走线区与所述主动区相邻接，所述第二子走线区位于所述第一子走线区与所述第三子走线区之间，所述第一挡墙位于所述第二子走线区的所述基底表面，所述第一主附属层位于所述第三子走线区的所述基底表面。
14.如权利要求13所述的半导体结构，其特征在于，所述第一挡墙的宽度小于所述第一涂层的宽度。
15.如权利要求12所述的半导体结构，其特征在于，所述第一挡墙包括相对的第一侧壁及第二侧壁，所述第二侧壁朝向所述第一涂层，所述第一侧壁远离所述第一涂层；所述半导体结构还包括：第一副附属层，所述第一副附属层位于所述第一侧壁表面上。
16.如权利要求11至15任一项所述的半导体结构，其特征在于，所述基底还包括包围所述主动区及所述走线区的焊盘区。
17.如权利要求11所述的半导体结构，其特征在于，还包括：
第二挡墙，所述第二挡墙位于所述第一挡墙顶部；
第二涂层，所述第二涂层覆盖所述第一涂层顶部。
18.如权利要求17所述的半导体结构，其特征在于，所述第二挡墙包括相叠放的多个第二子挡墙，所述第二涂层包括相叠放的多个第二子涂层，所述第二子涂层的数量与所述第二子挡墙的数量相等。
19.如权利要求18所述的半导体结构，其特征在于，相同层数的所述第二子涂层的顶部与所述第二子挡墙的顶部齐平。
20.如权利要求11所述的半导体结构，其特征在于，所述第一挡墙的数量为一个或多个。
21.如权利要求20所述的半导体结构，其特征在于，当所述第一挡墙的数量为多个时，相邻所述第一挡墙的间距与所述第一挡墙的厚度的比值范围为1～10。
22.如权利要求11所述的半导体结构，其特征在于，所述第一挡墙的顶部与所述第一涂层的顶部齐平。
23.如权利要求11所述的半导体结构，其特征在于，所述基底包括衬底及器件层，所述器件层覆盖所述衬底顶部表面。
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| CN (1) | CN112133706A (zh) |
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