CN112117896A - 包括电荷泵电路的半导体装置及其操作方法 - Google Patents

Abstract

包括电荷泵电路的半导体装置及其操作方法。一种半导体装置包括：电荷泵电路，该电荷泵电路适于通过根据第一主时钟和第二主时钟泵送输入电压来产生输出电压；电压检测电路，该电压检测电路适于通过将输出电压和参考电压进行比较来产生比较信号；以及驱动控制电路，该驱动控制电路适于在比较信号的激活时段期间根据第一外部时钟和第二外部时钟来产生第一主时钟和第二主时钟，同时控制转变顺序，使得第二主时钟在第一主时钟转变之后转变。

Description

包括电荷泵电路的半导体装置及其操作方法

技术领域

本发明的各种实施方式涉及半导体设计技术，更具体地，涉及半导体装置的电荷泵电路。

背景技术

在诸如闪存或电可擦可编程只读存储器(EEPROM)装置之类的非易失性存储器装置或诸如动态随机存取存储器(DRAM)装置之类的易失性存储器装置的操作中，编程操作和擦除操作需要高电压。这些高电压可以在内部产生，其电平高于外部电源电压。电荷泵电路可以用来产生这种高电压。

目前在各个领域中，正在开发电荷泵电路以提高电压倍增器效率和功率效率。

发明内容

各种实施方式针对一种包括电荷泵电路的半导体装置，该半导体装置能够最小化/减少由于电荷泵电路的输入时钟而引起的电流消耗。

根据一个实施方式，一种半导体装置包括：电荷泵电路，该电荷泵电路适于通过根据第一主时钟和第二主时钟泵送输入电压来产生输出电压；电压检测电路，该电压检测电路适于通过将输出电压和参考电压进行比较来产生比较信号；以及驱动控制电路，该驱动控制电路适于在比较信号的激活时段期间根据第一外部时钟和第二外部时钟来产生第一主时钟和第二主时钟，同时控制转变顺序，使得第二主时钟在第一主时钟转变之后转变。

根据一个实施方式，一种半导体装置的操作方法包括：通过根据第一主时钟和第二主时钟泵送输入电压来产生输出电压；将输出电压和参考电压进行比较，以产生和输出比较信号；在比较信号的激活时段期间，通过基于第一初始时钟和第二初始时钟的逻辑电平确定第一外部时钟和第二外部时钟的转变顺序是否满足条件来产生输出使能信号；通过根据输出使能信号锁存第一外部时钟和第二外部时钟来输出第一主时钟和第二主时钟；以及在比较信号的激活时段结束时，将第一主时钟和第二主时钟分别存储为第一初始时钟和第二初始时钟。

根据一个实施方式，一种半导体装置的操作方法包括：通过根据输出使能信号分别锁存第一外部时钟和第二外部时钟来产生第一主时钟和第二主时钟；通过根据第一主时钟和第二主时钟泵送输入电压来产生输出电压；通过将输出电压和参考电压进行比较来产生比较信号；以及在比较信号的激活时段期间，通过确定第一外部时钟和第二外部时钟的转变顺序是否满足条件来产生输出使能信号。

附图说明

图1是示出根据本发明的一个实施方式的交叉耦合型电荷泵电路的电路图。

图2是描述诸如图1所示的电荷泵电路的操作的时序图。

图3是示出嵌入有诸如图1所示的电荷泵电路的半导体装置的框图。

图4A和图4B是描述诸如图3所示的半导体装置的操作的时序图。

图5是示出根据本发明的一个实施方式的嵌入有电荷泵电路的半导体装置的框图。

图6是示出诸如图5所示的驱动控制电路的电路图。

图7是描述诸如图6所示的驱动控制电路的操作的真值表。

图8是描述根据本发明的一个实施方式的半导体装置的操作的时序图。

图9A和图9B分别是描述比较例的上下文中的半导体装置的操作和根据本发明的一个实施方式的半导体装置的操作的时序图。

具体实施方式

下面参照附图更详细地描述本发明的各种实施方式。在描述时，省略了对公知功能或配置的描述，以免不必要地模糊本发明的主题。在整个公开内容中，相同的附图标记表示相同的部件。此外，在整个说明书中，对“一个实施方式”、“另一实施方式”等的引用不一定是相同的实施方式，并且对任何此类短语的不同引用不一定是相同的实施方式。

应当理解，尽管本文可以使用术语“第一”、“第二”、“第三”等来标识各种元件，但是这些元件不受这些术语的限制。这些术语用于区分一个元件和具有相同或相似名称的另一元件。因此，一个示例中的第一元件在另一示例中可以称为第二元件或第三元件，而不表示基本元件在形式或实质上的任何变化。

还应理解，当一个元件被称为“连接到”或“联接到”另一元件时，它可以直接位于另一元件上、直接连接到另一元件或直接联接到另一元件，或者可以存在一个或更多个中间元件。另外，还应理解，当一个元件被称为位于两个元件“之间”时，它可以是所述两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。两个元件之间的通信(无论是直接还是间接地连接/联接)可以是有线的或无线的，除非另有说明或上下文另有指示。

如本文所用，除非上下文另有明确指示，否则单数形式也可包括复数形式，反之亦然。在本申请和所附权利要求中使用的冠词“一”、“一个”通常应理解为表示“一个或更多个”，除非另有说明或者从上下文中清楚地指向单数形式。

还应理解，当在本说明书中使用术语“包括”和“包含”及其衍生词时，其指定所述元件的存在，并且不排除一个或更多个其它元件的存在或添加。如本文所用，术语“和/或”包括一个或更多个相关列出项目的任何和所有组合。

在下文中，参照附图详细描述本发明的各种实施方式。

图1是示出根据本发明的一个实施方式的交叉耦合型电荷泵电路10的电路图。

参照图1，电荷泵电路10可以包括第一泵电路12、第二泵电路14和输出电容器COUT。

尽管图1示出了两个泵级(即，第一泵电路12和第二泵电路14)串联联接的电荷泵电路10，但是本发明不限于此。在一个实施方式中，第二泵电路14可以被配置成并联联接到开关(未示出)。当开关接通时，来自第一泵电路12的第一输出电压VOUT_P被直接提供到输出端子OUT_ND。在另一实施方式中，电荷泵电路10可以包括串联联接的两个或更多个泵级。在这种情况下，电荷泵电路10可以附加包括一个或更多个开关(未示出)，每个开关并联联接到对应的泵级。通过根据输出端子的负载电容来控制开关的接通，可以调节输出电压的电平。结果，电荷泵电路10可以通过调节施加到输出端子OUT_ND的输出电压的电平而被普遍使用。

第一泵电路12和第二泵电路14可以根据各自具有相反的相位的一对互补时钟来操作。例如，一对第一互补时钟可以包括第一主时钟CK00和第一子时钟CK00B，并且一对第二互补时钟可以包括第二主时钟CK90和第二子时钟CK90B。第一泵电路12可以通过根据第一主时钟CK00和第一子时钟CK00B泵送输入端子IN_ND处的输入电压VIN而产生第一输出电压VOUT_P。第一主时钟CK00可以具有与第一子时钟CK00B相反的相位，并且具有与第一子时钟CK00B相同的周期。例如，当第一主时钟CK00具有逻辑高电平时，第一子时钟CK00B具有逻辑低电平。当第一主时钟CK00具有逻辑低电平时，第一子时钟CK00B具有逻辑高电平。可以通过将第一主时钟CK00反相来生成第一子时钟CK00B。

第二泵电路14可以通过根据第二主时钟CK90和第二子时钟CK90B泵送第一输出电压VOUT_P而在输出端子OUT_ND处产生第二输出电压VOUT。第二主时钟CK90可以具有与第二子时钟CK09B相反的相位，并且具有与第二子时钟CK09B相同的周期。例如，当第二主时钟CK90具有逻辑高电平时，第二子时钟CK90B具有逻辑低电平。当第二主时钟CK90具有逻辑低电平时，第二子时钟CK90B具有逻辑高电平。可以通过将第二主时钟CK90反相来生成第二子时钟CK90B。优选地，第一主时钟CK00和第二主时钟CK90具有90度的相位差，并且第一子时钟CK00B和第二子时钟CK90B具有90度的相位差。

输出电容器COUT可以联接在输出端子OUT_ND和接地电压(VSS)端子之间。

第一泵电路12可以包括第一晶体管M1至第四晶体管M4以及第一电容器C1和第二电容器C2。第二泵电路14可以包括第五晶体管M5至第八晶体管M8以及第三电容器C3和第四电容器C4。第一电容器C1可以具有接收第一主时钟CK00的第一端子，第二电容器C2可以具有接收第一子时钟CK00B的第一端子，第三电容器C3可以具有接收第二主时钟CK90的第一端子，并且第四电容器C4可以具有接收第二子时钟CK90B的第一端子。

由于第二泵电路14具有与第一泵电路12基本相同的配置，因此以第一泵电路12为示例进行描述。

第一晶体管M1可以联接在输入端子IN_ND和第一电容器C1的第二端子之间，并且具有接收通过第二电容器C2传输的第一子时钟CK00B的栅极。第二晶体管M2可以联接在输入端子IN_ND和第二电容器C2的第二端子之间，并且具有接收通过第一电容器C1传输的第一主时钟CK00的栅极。第三晶体管M3可以联接在第二电容器C2的第二端子与输出第一输出电压VOUT_P的输出节点之间，并且具有接收通过第一电容器C1传输的第一主时钟CK00的栅极。第四晶体管M4可以联接在第一电容器C1的第二端子与输出节点之间，并且具有接收通过第二电容器C2传输的第一子时钟CK00B的栅极。优选地，第一晶体管M1和第二晶体管M2可以由N沟道金属氧化物半导体(NMOS)晶体管实现，并且第三晶体管M3和第四晶体管M4可以由P沟道金属氧化物半导体(PMOS)晶体管实现。

当电荷泵电路10包括串联联接的两个或更多个泵级时，可以根据第一主时钟CK00和第一子时钟CK00B驱动串联的奇数泵级，并且可以根据第二主时钟CK90和第二子时钟CK90B驱动串联的偶数泵级。

图2是描述图1所示的电荷泵电路10的操作的时序图。

参照图2，描述第一泵电路12和第二泵电路14的操作。

[第一阶段]

在第一阶段或第一时段期间，第一主时钟CK00变为逻辑高电平，并且第一子时钟CK00B变为逻辑低电平。第一晶体管M1和第三晶体管M3截止，并且第二晶体管M2和第四晶体管M4导通。第二主时钟CK90变为逻辑低电平，并且第二子时钟CK90B变为逻辑高电平。第五晶体管M5和第七晶体管M7导通，并且第六晶体管M6和第八晶体管M8截止。

结果，充入到第一电容器C1的电压放电并且作为第一输出电压VOUT_P提供给第二泵电路14。提供给第二泵电路14的第一输出电压VOUT_P通过第五晶体管M5充入到第三电容器C3。此时，输入端子IN_ND处的输入电压VIN通过第二晶体管M2充入到第二电容器C2，并且充入到第四电容器C4的电压放电并且作为第二输出电压VOUT输出到输出端子OUT_ND。

[第二阶段]

在第二阶段或第二时段期间，在第一主时钟CK00和第一子时钟CK00B保持与第一阶段相同的相位的状态下，第二主时钟CK90转变为逻辑高电平，并且第二子时钟CK90B转变为逻辑低电平。第五晶体管M5和第七晶体管M7截止，并且第六晶体管M6和第八晶体管M8导通。结果，在第三电容器C3充电的电压放电并且作为第二输出电压VOUT提供给输出端子OUT_ND。此时，第一输出电压VOUT_P通过第六晶体管M6充入到第四电容器C4。

[第三阶段]

在第三阶段或第三时段期间，在第二主时钟CK90和第二子时钟CK90B保持与第二阶段相同的相位的状态下，第一主时钟CK00转变为逻辑低电平，并且第一子时钟CK00B转变为逻辑高电平。第一晶体管M1和第三晶体管M3导通。充入到第二电容器C2的电压放电并且作为第一输出电压VOUT_P提供给第二泵电路14。由于第六晶体管M6导通，因此第一输出电压VOUT_P通过第六晶体管M6充入到第四电容器C4。此时，输入端子IN_ND处的输入电压VIN通过第一晶体管M1充入到第一电容器C1。

[第四阶段]

在第四阶段或第四时段期间，在第一主时钟CK00和第一子时钟CK00B保持与第三阶段相同的相位的状态下，第二主时钟CK90转变为逻辑低电平，并且第二子时钟CK90B转变为逻辑高电平。第五晶体管M5和第七晶体管M7导通，并且第六晶体管M6和第八晶体管M8截止。充入到第四电容器C4的电压放电并且提供给输出端子OUT_ND作为第二输出电压VOUT。此时，第一输出电压VOUT_P通过第五晶体管M5充入到第三电容器C3。

如上所述，当第一主时钟CK00和第二主时钟CK90以及第一子时钟CK00B和第二子时钟CK90B切换时，重复执行第一阶段至第四阶段的操作。结果，将输出端子OUT_ND处的第二输出电压VOUT充入到输出电容器(图1的COUT)，从而作为最终输出电压输出。

图3是示出嵌入有图1所示的电荷泵电路10的半导体装置20的框图。

参照图3，半导体装置20可以包括电荷泵电路10、电压检测电路22和驱动控制电路24。

电荷泵电路10可以具有与图1和图2所示的结构和操作基本相同的结构和操作。

电压检测电路22可以通过将输出电压VOUT与参考电压VREF进行比较来产生比较信号CMP。电压检测电路22可以包括分压器22A和比较器22B。

分压器22A可以根据设定的比率对输出电压VOUT进行分压，以输出检测电压VFB。分压器22A可以包括串联联接在输出端子OUT_ND和接地电压(VSS)端子之间的第一电阻器R1和第二电阻器R2。分压器22A可以在第一电阻器R1和第二电阻器R2之间的公共端子C_ND处输出检测电压VFB。比较器22B可以通过将检测电压VFB和参考电压VREF进行比较来输出比较信号CMP。当检测电压VFB低于参考电压VREF时，比较器22B可以将比较信号CMP激活到高电平。优选地，可以使用无论外部电源电压的变化如何都具有恒定电压电平的带隙电压作为参考电压VREF。

驱动控制电路24可以根据比较信号CMP锁存第一外部时钟CK00_EX和第二外部时钟CK90_EX，以输出第一主时钟CK00和第二主时钟CK90。驱动控制电路24可以包括锁存电路24A和输出电路24B。

锁存电路24A可以在比较信号CMP的激活阶段或激活时段期间检测第一外部时钟CK00_EX和第二外部时钟CK90_EX的每个上升沿，并且输出第一中间时钟CK00_L和第二中间时钟CK90_L。第一中间时钟CK00_L和第二中间时钟CK90_L可以分别具有与第一外部时钟CK00_EX和第二外部时钟CK90_EX基本相同的激活阶段。在比较信号CMP的激活阶段期间，输出电路24B可以输出第一中间时钟CK00_L和第二中间时钟CK90_L分别作为第一主时钟CK00和第二主时钟CK90。输出电路24B可以包括第一逻辑门AND1和第二逻辑门AND2。第一逻辑门AND1可以对第一中间时钟CK00_L和比较信号CMP执行逻辑与运算，以输出第一主时钟CK00。第二逻辑门AND2可以对第二中间时钟CK90_L和比较信号CMP执行逻辑与运算，以输出第二主时钟CK90。

图4A和图4B是描述图3所示的半导体装置20的操作的时序图。

参照图4A和图4B，电压检测电路22可以通过将输出电压VOUT和参考电压VREF进行比较来产生比较信号CMP。当检测电压VFB低于参考电压VREF时，电压检测电路22可以将比较信号CMP激活到高电平。锁存电路24A可以在比较信号CMP的激活阶段期间检测第一外部时钟CK00_EX和第二外部时钟CK90_EX的每个上升沿，并且输出第一中间时钟CK00_L和第二中间时钟CK90_L。在比较信号CMP的激活阶段期间，输出电路24B可以输出第一中间时钟CK00_L和第二中间时钟CK90_L分别作为第一主时钟CK00和第二主时钟CK90。也就是说，在比较信号CMP的激活阶段期间，驱动控制电路24可以通过检测第一外部时钟CK00_EX和第二外部时钟CK90_EX的每个上升沿而在特定时段内激活第一主时钟CK00和第二主时钟CK90，并且在比较信号CMP的激活阶段或时段结束时停用第一主时钟CK00和第二主时钟CK90。

在图4A所示的情况下，第一主时钟CK00和第二主时钟CK90可以在比较信号CMP的激活阶段/时段结束(即，比较信号CMP的下降沿)时同时转变。由于时钟的切换操作是同时执行的，因此由于切换操作而消耗的峰值电流会增加。在图4B所示的情况下，在比较信号CMP的激活阶段期间仅第一主时钟CK00切换。在此期间，第二主时钟CK90不会切换。由于即使第一主时钟CK00切换而第二主时钟CK90不切换，因此无法重复执行图2中描述的第一阶段至第四阶段的操作。因此，电荷泵电路10不会泵送输入电压VIN。即使当第一主时钟CK00切换时，也不产生输出电压VOUT，这样由于不必要的切换操作而增加了电流消耗。

在下文中，详细解释包括电荷泵电路的半导体装置，该半导体装置能够最小化/减小由于电荷泵电路的输入时钟引起的电流消耗。

图5是示出根据本发明的实施方式的嵌入有电荷泵电路的半导体装置100的框图。

参照图5，半导体装置100可以包括电荷泵电路110、电压检测电路120和驱动控制电路130。

电荷泵电路110可以通过根据第一主时钟CK00和第二主时钟CK90泵送输入电压VIN来产生输出电压VOUT。电荷泵电路110可以根据第一主时钟CK00和第二主时钟CK90对输入电压VIN执行泵送操作，以增加输出电压VOUT的电平。电荷泵电路110可以具有与图1和图2所示基本相同的电荷泵电路10的结构和操作。

电压检测电路120可以通过将输出电压VOUT与参考电压VREF进行比较来产生比较信号CMP。电压检测电路120可以包括分压器122和比较器124。

分压器122可以根据设定的比率对输出电压VOUT进行分压，以输出检测电压VFB。分压器122可以包括串联联接在输出端子OUT_ND和接地电压(VSS)端子之间的第一电阻器R3和第二电阻器R4。分压器122可以输出在第一电阻器R3和第二电阻器R4之间的公共端子C_ND处的检测电压VFB。比较器124可以通过将检测电压VFB和参考电压VREF进行比较来输出比较信号CMP。当检测电压VFB低于参考电压VREF时，比较器124可以将比较信号CMP激活到高电平。优选地，可以使用无论外部电源电压的变化如何都具有恒定电压电平的带隙电压作为参考电压VREF。

驱动控制电路130可以在比较信号CMP的激活阶段期间根据第一外部时钟CK00_EX和第二外部时钟CK90_EX来产生第一主时钟CK00和第二主时钟CK90。具体地，根据实施方式的驱动控制电路130可以控制第一主时钟CK00和第二主时钟CK90根据转变顺序而转变。驱动控制电路130可以控制转变顺序，使得第二主时钟CK90在第一主时钟CK00转变之后转变。在比较信号CMP的激活阶段期间，驱动控制电路130可以控制第二主时钟CK90以在第一主时钟CK00从逻辑低电平转变到逻辑高电平之后从逻辑低电平转变到逻辑高电平。在比较信号CMP的激活阶段期间，驱动控制电路130可以控制第二主时钟CK90以在第一主时钟CK00从逻辑高电平转变到逻辑低电平之后从逻辑高电平转变到逻辑低电平。此外，根据实施方式的驱动控制电路130可以控制第一主时钟CK00和第二主时钟CK90在比较信号CMP的激活阶段/时段结束时保持它们的逻辑电平。

具体地，驱动控制电路130可以包括先前时钟存储电路132、顺序确定电路134和输出控制电路136。

先前时钟存储电路132可以根据比较信号CMP将第一主时钟CK00和第二主时钟CK90分别存储为第一初始时钟CK00_S和第二初始时钟CK90_S。先前时钟存储电路132可以在比较信号CMP的激活阶段/时段结束时(即，与比较信号CMP的下降沿同步地)存储第一主时钟CK00和第二主时钟CK90。

顺序确定电路134可以在比较信号CMP的激活阶段期间，通过基于第一初始时钟CK00_S和第二初始时钟CK90_S确定第一外部时钟CK00_EX和第二外部时钟CK90_EX的转变顺序是否满足特定条件来产生输出使能信号SEQ_ON。特定条件可以是第二外部时钟CK90_EX在第一外部时钟CK00_EX从逻辑低电平转变到逻辑高电平之后从逻辑低电平转变到逻辑高电平，或者另选地，第二外部时钟CK90_EX在第一外部时钟CK00_EX从逻辑高电平转变到逻辑低电平之后从逻辑高电平转变到逻辑低电平。具体地，顺序确定电路134可以通过对第一初始时钟CK00_S和第二初始时钟CK90_S的逻辑电平进行解码来产生选择信号(图6的SEL<3:0>)。顺序确定电路134可以根据选择信号SEL<3:0>选择第一外部时钟CK00_EX和第一外部时钟CK00_EX的反相信号(未示出)中的一个并且输出第一顺序选择信号(图6的CK00_SEL)。顺序确定电路134可以根据选择信号SEL<3:0>选择第二外部时钟CK90_EX和第二外部时钟CK90_EX的反相信号(未示出)中的一个并且输出第二顺序选择信号(图6的CK90_SEL)。顺序确定电路134可以根据比较信号CMP、第一顺序选择信号CK00_SEL和第二顺序选择信号CK90_SEL来产生输出使能信号SEQ_ON。

输出控制电路136可以通过根据输出使能信号SEQ_ON锁存第一外部时钟CK00_EX和第二外部时钟CK90_EX来输出第一主时钟CK00和第二主时钟CK90。

如上所述，根据实施方式的驱动控制电路130可以控制转变顺序，使得第二主时钟CK90在第一主时钟CK00转变之后转变。此外，根据实施方式的驱动控制电路130可以控制第一主时钟CK00和第二主时钟CK90在比较信号CMP的激活阶段/时段结束时保持它们的逻辑电平。因此，半导体装置100可以控制第一主时钟CK00和第二主时钟CK90不同时转变，并且可以最小化/减少由于不必要的切换操作而导致的电流消耗。

图6是示出图5所示的驱动控制电路130的电路图。图7是示出图6所示的驱动控制电路130的操作的真值表。

参照图6，示出了先前时钟存储电路132、顺序确定电路134和输出控制电路136的详细电路图。

先前时钟存储电路132可以包括第一储存器132A和第二储存器132B。第一储存器132A可以存储第一主时钟CK00，以在比较信号CMP的激活阶段/时段结束时输出第一初始时钟CK00_S。第二储存器132B可以存储第二主时钟CK90，以在比较信号CMP的激活阶段/时段结束时输出第二初始时钟CK90_S。优选地，第一储存器132A和第二储存器132B可以由与比较信号CMP的下降沿同步的D触发器实现。

顺序确定电路134可以包括逻辑解码器1342、选择器1344和使能信号发生器1346。

逻辑解码器1342可以通过对第一初始时钟CK00_S和第二初始时钟CK90_S的逻辑电平进行解码来产生选择信号SEL<3:0>。例如，如图7所示，当第一初始时钟CK00_S和第二初始时钟CK90_S都具有逻辑低电平时，逻辑解码器1342可以产生“0001”的选择信号SEL<3:0>。当第一初始时钟CK00_S具有逻辑高电平并且第二初始时钟CK90_S具有逻辑低电平时，逻辑解码器1342可以产生“0010”的选择信号SEL<3:0>。当第一初始时钟CK00_S具有逻辑低电平并且第二初始时钟CK90_S具有逻辑高电平时，逻辑解码器1342可以产生“0100”的选择信号SEL<3:0>。当第一初始时钟CK00_S和第二初始时钟CK90_S都具有逻辑高电平时，逻辑解码器1342可以产生“1000”的选择信号SEL<3:0>。

顺序确定电路134还可以包括第一反相器INV1至第五反相器INV5。第一反相器INV1可以将第一外部时钟CK00_EX反相以输出第一负时钟CK00EB，并且第二反相器INV2可以将第一负时钟CK00EB反相以输出第一正时钟CK00ED。第三反相器INV3可以将第二外部时钟CK90_EX反相以输出第二负时钟CK90EB，并且第四反相器INV4可以将第二负时钟CK90EB反相以输出第二正时钟CK90ED。第五反相器INV5可以将比较信号CMP反相以输出反相比较信号CMPB。

选择器1344可以根据选择信号SEL<3:0>选择第一正时钟CK00ED和第一负时钟CK00EB中的一个，并且输出第一顺序选择信号CK00_SEL。选择器1344可以根据选择信号SEL<3:0>选择第二正时钟CK90ED和第二负时钟CK90EB中的一个，并且输出第二顺序选择信号CK90_SEL。例如，如图7所示，选择器1344可以通过根据“0001”的选择信号SEL<3:0>选择第一负时钟CK00EB和第二负时钟CK90EB来分别输出第一顺序选择信号CK00_SEL和第二顺序选择信号CK90_SEL。选择器1344可以通过根据“0010”的选择信号SEL<3:0>选择第一正时钟CK00ED和第二负时钟CK90EB来分别输出第一顺序选择信号CK00_SEL和第二顺序选择信号CK90_SEL。选择器1344可以通过根据“0100”的选择信号SEL<3:0>选择第一负时钟CK00EB和第二正时钟CK90ED来分别输出第一顺序选择信号CK00_SEL和第二顺序选择信号CK90_SEL。选择器1344可以通过根据“1000”的选择信号SEL<3:0>选择第一正时钟CK00ED和第二正时钟CK90ED来分别输出第一顺序选择信号CK00_SEL和第二顺序选择信号CK90_SEL。

在比较信号CMP的激活阶段期间，使能信号发生器1346可以响应于第一顺序选择信号CK00_SEL和第二顺序选择信号CK90_SEL而激活输出使能信号SEQ_ON。在比较信号CMP的激活阶段/时段结束时，使能信号发生器1346可以停用输出使能信号SEQ_ON。也就是说，使能信号发生器1346可以与比较信号CMP的下降沿同步地停用输出使能信号SEQ_ON。具体地，使能信号发生器1346可以包括置位信号发生器1346A和置位/复位(SR)锁存器1346B。

置位信号发生器1346A可以根据比较信号CMP、第一顺序选择信号CK00_SEL和第二顺序选择信号CK90_SEL产生置位信号S。置位信号发生器1346A可以由用于对比较信号CMP、第一顺序选择信号CK00_SEL和第二顺序选择信号CK90_SEL执行逻辑与运算的逻辑门来实现。当第一顺序选择信号CK00_SEL和第二顺序选择信号CK90_SEL都变为逻辑高电平时，置位信号发生器1346A可以在比较信号CMP的激活阶段期间将置位信号S激活为逻辑高电平。

SR锁存器1346B可以输出响应于置位信号S而激活并且响应于反相比较信号CMPB而停用的输出使能信号SEQ_ON。

输出控制电路136可以包括第一锁存器136A和第二锁存器136B。根据输出使能信号SEQ_ON，第一锁存器136A可以锁存第一外部时钟CK00_EX并且输出第一主时钟CK00。第一锁存器136A可以在输出使能信号SEQ_ON被激活时锁存第一外部时钟CK00_EX以输出第一主时钟CK00，并且在输出使能信号SEQ_ON停用时保持先前锁存的第一主时钟CK00的电平。根据输出使能信号SEQ_ON，第二锁存器136B可以锁存第二外部时钟CK90_EX并且输出第二主时钟CK90。第二锁存器136B可以在输出使能信号SEQ_ON被激活时锁存第二外部时钟CK090_EX以输出第二主时钟CK90，并且在输出使能信号SEQ_ON停用时保持先前锁存的第二主时钟CK90的电平。

在下文中，参照图5至图8，详细描述半导体装置100的操作。

图8是描述根据本发明的实施方式的半导体装置的操作的时序图。

参照图8，在第一阶段t1期间，检测电压VFB大于或等于参考电压VREF。电压检测电路120以逻辑低电平停用比较信号CMP。顺序确定电路134以逻辑低电平停用输出使能信号SEQ_ON。输出控制电路136保持第一主时钟CK00和第二主时钟CK90的电平而不切换。因此，电荷泵电路110不对输入电压VIN执行泵送操作。由于先前时钟存储电路132存储逻辑低电平的第一初始时钟CK00_S和第二初始时钟CK90_S，因此顺序确定电路134根据“0001”的选择信号SEL<3:0>，通过将第一外部时钟CK00_EX反相来输出第一顺序选择信号CK00_SEL，并且通过将第二外部时钟CK90_EX反相来输出第二顺序选择信号CK90_SEL。

在第二阶段t2期间，检测电压VFB变得低于参考电压VREF。电压检测电路120将比较信号CMP激活到逻辑高电平。由于先前时钟存储电路132仍然存储逻辑低电平的第一初始时钟CK00_S和第二初始时钟CK90_S，因此顺序确定电路134根据“0001”的选择信号SEL<3:0>，通过将第一外部时钟CK00_EX反相来输出第一顺序选择信号CK00_SEL，并且通过将第二外部时钟CK90_EX反相来输出第二顺序选择信号CK90_SEL。当第一顺序选择信号CK00_SEL和第二顺序选择信号CK90_SEL都变为逻辑高电平时，顺序确定电路134在比较信号CMP的激活阶段期间激活置位信号S。顺序确定电路134响应于置位信号S而激活输出使能信号SEQ_ON。输出控制电路136通过根据输出使能信号SEQ_ON锁存第一外部时钟CK00_EX和第二外部时钟CK90_EX来输出第一主时钟CK00和第二主时钟CK90。因此，电荷泵电路110对输入电压VIN执行泵送操作，以增加输出电压VOUT(即，检测电压VFB)的电平。

在第三阶段t3期间，检测电压VFB变得大于参考电压VREF。电压检测电路120以逻辑低电平停用比较信号CMP。顺序确定电路134停用输出使能信号SEQ_ON。输出控制电路136保持第一主时钟CK00和第二主时钟CK90的电平而不切换。因此，电荷泵电路110不对输入电压VIN执行泵送操作。在比较信号CMP的激活阶段/时段结束时，先前时钟存储电路132存储逻辑高电平的第一主时钟CK00和第二主时钟CK90，分别作为第一初始时钟CK00_S和第二初始时钟CK90_S。顺序确定电路134根据逻辑高电平的第一初始时钟CK00_S和第二初始时钟CK90_S来产生“1000”的选择信号SEL<3:0>。根据“1000”的选择信号SEL<3:0>，顺序确定电路134输出第一外部时钟CK00_EX作为第一顺序选择信号CK00_SEL，并且输出第二外部时钟CK90_EX作为第二顺序选择信号CK90_SEL。

在第四阶段t4期间，检测电压VFB变得低于参考电压VREF。电压检测电路120将比较信号CMP激活到逻辑高电平。由于第一初始时钟CK00_S和第二初始时钟CK90_S保持逻辑高电平，因此顺序确定电路134输出第一外部时钟CK00_EX作为第一顺序选择信号CK00_SEL，并且输出第二外部时钟CK90_EX作为第二顺序选择信号CK90_SEL。当第一顺序选择信号CK00_SEL和第二顺序选择信号CK90_SEL都变为逻辑高电平时，顺序确定电路134在比较信号CMP的激活阶段期间激活置位信号S。顺序确定电路134响应于置位信号S而激活输出使能信号SEQ_ON。即使将比较信号CMP激活到逻辑高电平，输出使能信号SEQ_ON也不会立即激活，而是当第一外部时钟CK00_EX和第二外部时钟CK90_EX的转变顺序满足特定条件时输出使能信号SEQ_ON激活。也就是说，当第一顺序选择信号CK00_SEL和第二顺序选择信号CK90_SEL都变为逻辑高电平时，输出使能信号SEQ_ON激活。输出控制电路136通过根据输出使能信号SEQ_ON锁存第一外部时钟CK00_EX和第二外部时钟CK90_EX来输出第一主时钟CK00和第二主时钟CK90。因此，电荷泵电路110对输入电压VIN执行泵送操作，以增加输出电压VOUT(即，检测电压VFB)的电平。

在第五阶段t5期间，电压检测电路120以逻辑低电平停用比较信号CMP。顺序确定电路134停用输出使能信号SEQ_ON。在比较信号CMP的激活阶段/时段结束时，先前时钟存储电路132存储逻辑低电平的第一主时钟CK00和第二主时钟CK90，分别作为第一初始时钟CK00_S和第二初始时钟CK90_S。根据“0001”的选择信号SEL<3:0>，顺序确定电路134通过将第一外部时钟CK00_EX反相来输出第一顺序选择信号CK00_SEL，并且通过将第二外部时钟CK90_EX反相来输出第二顺序选择信号CK90_SEL。

如上所述，根据实施方式的半导体装置100的驱动控制电路130可以在比较信号CMP的激活阶段期间，通过基于第一初始时钟CK00_S和第二初始时钟CK90_S的逻辑电平来确定第一外部时钟CK00_EX和第二外部时钟CK90_EX的转变顺序是否满足特定条件来输出第一主时钟CK00和第二主时钟CK90。此外，驱动控制电路130可以在比较信号CMP的激活阶段/时段结束时，通过将第一主时钟CK00和第二主时钟CK90分别存储为第一初始时钟CK00_S和第二初始时钟CK90_S来控制第一主时钟CK00和第二主时钟CK90以保持它们的逻辑电平。因此，半导体装置100可以控制第一主时钟CK00和第二主时钟CK90不同时转变，并且可以最小化/减少由于不必要的切换操作而导致的电流消耗。

图9A是描述根据比较例的半导体装置的操作的时序图，并且图9B是描述根据本发明的实施方式的半导体装置的操作的时序图。

参照图9A，在根据比较例的半导体装置的情况下(例如，图3的半导体装置20)，第一主时钟CK00和第二主时钟CK90在比较信号CMP的激活阶段/时段结束时同时转变。因此，由于这种切换操作而消耗的峰值电流可能增加，从而将纹波电压增加到1.395V。此外，在比较信号CMP的激活阶段期间，仅第一主时钟CK00切换，而不切换第二主时钟CK90，这样由于不必要的切换操作而增加了电流消耗。

参照图9B，根据实施方式，在半导体装置(例如，图5的半导体装置100)中，第一主时钟CK00和第二主时钟CK90在比较信号CMP的激活阶段/时段结束时保持它们的逻辑电平。由于第一主时钟CK00和第二主时钟CK90同时转变的情况消除，因此峰值电流可以减小，从而将纹波减小到0.986V。此外，通过控制转变顺序使得第二主时钟CK90在第一主时钟CK00转变之后转变，消除了不必要的切换操作，从而最小化/降低了电流消耗。

如上所述，根据本发明的实施方式，半导体装置可以使由于电荷泵电路的输入时钟引起的电流消耗最小化，从而降低总体功率消耗，并因此提高功率效率。

虽然已经关于具体实施方式例示和描述了本发明的实施方式，但是所公开的实施方式并不旨在进行限制。此外，应当注意，如本领域技术人员根据本公开将会认识到的那样，在不脱离本公开的精神和/或范围的情况下，可以通过替换、更改和变型以各种方式来实现本发明。本发明旨在涵盖落入所附权利要求范围内的所有替换、更改和变型。

此外，前述实施方式中描述的逻辑门和晶体管的设置和类型可以基于输入信号的极性而不同地实现。

相关申请的交叉引用

本申请要求于2019年6月19日提交的韩国专利申请No.10-2019-0072861的优先权，该韩国专利申请的公开内容通过引用整体并入本文中。

Claims (18)

1.一种半导体装置，该半导体装置包括：

电荷泵电路，该电荷泵电路用于通过根据第一主时钟和第二主时钟泵送输入电压来产生输出电压；

电压检测电路，该电压检测电路用于通过将所述输出电压和参考电压进行比较来产生比较信号；以及

驱动控制电路，该驱动控制电路用于在所述比较信号的激活时段期间根据第一外部时钟和第二外部时钟来产生所述第一主时钟和所述第二主时钟，同时控制转变顺序，使得所述第二主时钟在所述第一主时钟转变之后转变。

2.根据权利要求1所述的半导体装置，其中，在所述比较信号的激活时段期间，所述驱动控制电路控制：

所述第二主时钟在所述第一主时钟从逻辑低电平转变到逻辑高电平之后从逻辑低电平转变到逻辑高电平，以及

所述第二主时钟在所述第一主时钟从逻辑高电平转变到逻辑低电平之后从逻辑高电平转变到逻辑低电平。

3.根据权利要求1所述的半导体装置，其中，所述驱动控制电路控制：

所述第一主时钟和所述第二主时钟在所述比较信号的激活时段结束时保持它们的逻辑电平。

4.根据权利要求1所述的半导体装置，其中，所述驱动控制电路包括：

先前时钟存储电路，该先前时钟存储电路用于根据所述比较信号将所述第一主时钟和所述第二主时钟分别存储为第一初始时钟和第二初始时钟；

顺序确定电路，该顺序确定电路用于在所述比较信号的激活时段期间，通过基于所述第一初始时钟和所述第二初始时钟确定所述第一外部时钟和所述第二外部时钟的转变顺序是否满足条件来产生输出使能信号；以及

输出控制电路，该输出控制电路用于通过根据所述输出使能信号锁存所述第一外部时钟和所述第二外部时钟来输出所述第一主时钟和所述第二主时钟。

5.根据权利要求4所述的半导体装置，其中，所述先前时钟存储电路包括：

第一储存器，该第一储存器用于存储所述第一主时钟，以在所述比较信号的激活时段结束时输出所述第一初始时钟；以及

第二储存器，该第二储存器用于存储所述第二主时钟，以在所述比较信号的激活时段结束时输出所述第二初始时钟。

6.根据权利要求4所述的半导体装置，其中，所述顺序确定电路包括：

逻辑解码器，该逻辑解码器用于通过对所述第一初始时钟和所述第二初始时钟的逻辑电平进行解码来产生选择信号；

选择器，该选择器用于根据所述选择信号，选择所述第一外部时钟和所述第一外部时钟的反相信号中的一个以输出第一顺序选择信号，并且选择所述第二外部时钟和所述第二外部时钟的反相信号中的一个以输出第二顺序选择信号；以及

使能信号发生器，该使能信号发生器用于根据所述比较信号、所述第一顺序选择信号和所述第二顺序选择信号来产生所述输出使能信号。

7.根据权利要求6所述的半导体装置，其中，所述使能信号发生器：

在所述比较信号的激活时段期间，响应于所述第一顺序选择信号和所述第二顺序选择信号而激活所述输出使能信号；并且

在所述比较信号的激活时段结束时停用所述输出使能信号。

8.根据权利要求7所述的半导体装置，其中，所述使能信号发生器包括：

置位信号发生器，该置位信号发生器用于在所述比较信号的激活时段期间响应于所述第一顺序选择信号和所述第二顺序选择信号而产生置位信号；以及

置位/复位SR锁存器，该SR锁存器用于输出响应于所述置位信号而激活并且响应于所述比较信号的反相信号而停用的所述输出使能信号。

9.根据权利要求4所述的半导体装置，其中，所述输出控制电路包括：

第一锁存器，该第一锁存器用于根据所述输出使能信号而锁存所述第一外部时钟以输出所述第一主时钟；以及

第二锁存器，该第二锁存器用于根据所述输出使能信号而锁存所述第二外部时钟以输出所述第二主时钟。

10.根据权利要求1所述的半导体装置，其中，所述电荷泵电路包括串联联接的两个或更多个泵级，

其中，所述电荷泵电路根据所述第一主时钟和作为所述第一主时钟的反相信号的第一子时钟来驱动奇数泵级，并且根据所述第二主时钟和作为所述第二主时钟的反相信号的第二子时钟来驱动偶数泵级。

11.根据权利要求1所述的半导体装置，其中，所述第一主时钟和所述第二主时钟具有90度的相位差。

12.一种半导体装置的操作方法，该方法包括以下步骤：

通过根据输出使能信号分别锁存第一外部时钟和第二外部时钟来产生第一主时钟和第二主时钟；

通过根据所述第一主时钟和所述第二主时钟泵送输入电压来产生输出电压；

通过将所述输出电压和参考电压进行比较来产生比较信号；以及

在所述比较信号的激活时段期间，通过确定第一外部时钟和第二外部时钟的转变顺序是否满足条件来产生所述输出使能信号。

13.根据权利要求12所述的操作方法，其中，所述条件包括以下条件中的一个：

所述第二外部时钟在所述第一外部时钟从逻辑低电平转变到逻辑高电平之后从逻辑低电平转变到逻辑高电平，以及

所述第二外部时钟在所述第一外部时钟从逻辑高电平转变到逻辑低电平之后从逻辑高电平转变到逻辑低电平。

14.根据权利要求12所述的操作方法，该方法还包括以下步骤：

在所述比较信号的激活时段结束时保持所述第一主时钟和所述第二主时钟的逻辑电平。

15.根据权利要求12所述的操作方法，其中，产生所述输出使能信号的步骤包括以下步骤：

在所述比较信号的激活时段结束时，将所述第一主时钟和所述第二主时钟分别存储为第一初始时钟和第二初始时钟；

对所述第一初始时钟和所述第二初始时钟的逻辑电平进行解码以产生选择信号；

根据所述选择信号，选择所述第一外部时钟和所述第一外部时钟的反相信号中的一个以输出第一顺序选择信号，并且选择所述第二外部时钟和所述第二外部时钟的反相信号中的一个以输出第二顺序选择信号；以及

根据所述比较信号、所述第一顺序选择信号和所述第二顺序选择信号来产生所述输出使能信号。

16.根据权利要求15所述的操作方法，其中，根据所述比较信号、所述第一顺序选择信号和所述第二顺序选择信号来产生所述输出使能信号的步骤包括以下步骤：

在所述比较信号的激活时段期间，响应于所述第一顺序选择信号和所述第二顺序选择信号而产生置位信号；

响应于所述置位信号而激活所述输出使能信号；以及

在所述比较信号的激活时段结束时停用所述输出使能信号。

17.根据权利要求12所述的操作方法，其中，通过根据所述第一主时钟和所述第二主时钟泵送输入电压来产生输出电压的步骤包括以下步骤：

根据所述第一主时钟和作为所述第一主时钟的反相信号的第一子时钟来驱动奇数泵级；以及

根据所述第二主时钟和作为所述第二主时钟的反相信号的第二子时钟来驱动偶数泵级。

18.根据权利要求12所述的操作方法，其中，所述第一主时钟和所述第二主时钟具有90度的相位差。

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