CN112117258A - 一种芯片封装结构及其封装方法 - Google Patents

一种芯片封装结构及其封装方法 Download PDF

Info

Publication number
CN112117258A
CN112117258A CN202011099135.XA CN202011099135A CN112117258A CN 112117258 A CN112117258 A CN 112117258A CN 202011099135 A CN202011099135 A CN 202011099135A CN 112117258 A CN112117258 A CN 112117258A
Authority
CN
China
Prior art keywords
substrate
chip
hole
pad
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011099135.XA
Other languages
English (en)
Inventor
常健伟
周小磊
康文彬
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Luxshare Electronic Technology Kunshan Ltd
Original Assignee
Luxshare Electronic Technology Kunshan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Luxshare Electronic Technology Kunshan Ltd filed Critical Luxshare Electronic Technology Kunshan Ltd
Priority to CN202011099135.XA priority Critical patent/CN112117258A/zh
Publication of CN112117258A publication Critical patent/CN112117258A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/52—Mounting semiconductor bodies in containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/81005—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本发明涉及芯片封装技术领域，公开一种芯片封装结构及其封装方法。芯片封装结构包括基板，基板的正面设有至少一个凹槽，凹槽内贴装有至少一个芯片，基板的正面还设有第一电性导出结构，芯片的电性通过第一金属重布线引至第一电性导出结构；基板的背面设有第二电性导出结构，基板还设有贯穿其正面和背面的导电通孔，芯片的电性通过第一金属重布线及导电通孔引出至第二电性导出结构，且第一电性导出结构和第二电性导出结构分设于导电通孔的两端。本发明缩小了互连节距，降低了损耗，减小了布线面积或在面积一定的情况下实现更高密度地布线；通过两次临时键合工艺，避免了基板背面加工中的高温对第一电性导出结构的影响，有助于后续焊接工序。

Description

一种芯片封装结构及其封装方法
技术领域
本发明涉及芯片封装技术领域，尤其涉及一种芯片封装结构及其封装方法。
背景技术
当前的半导体行业，电子封装已经成为行业发展的一个重要方向，在数十年的封装技术发展过程中，高密度、小尺寸、低损耗和低成本的封装要求成为封装的主流方向。
埋入基板晶圆级三维封装是在晶圆级实现芯片的三维扇出封装，是一种I/O数多、集成灵活性好的先进封装工艺，可实现一个封装体内垂直和水平方向多芯片集成。随着临时键合技术的发展与成熟，薄晶圆及其表面结构可以通过承载片支撑和保护，因此，扇出型晶圆级封装正在发展成为下一代封装技术。
从目前公开的封装结构看，封装体积还有待进一步缩小，互连节距有待进一步缩短，重布线密度有待进一步提升。
另外，从目前公开的技术看，还有以下两个问题需要解决：一是临时键合技术并未能完全成熟，有两个方面的子问题：1.由于粘合胶本身的理化性质，较难适应高温高真空制程；2.金属凸点需要更厚的临时键合胶层来覆盖和保护，目前的胶层厚度难以满足各种类型(主要是高度方面)的金属凸点的需求，另外临时键合粘合胶层厚度会影响制程中产品的应力分布，其厚度越厚影响越大，对于二氧化硅等介质层沉积影响很大，越厚越容易导致其功能失效；二是焊球难以承受高于210℃以上的高温，如若产品正面是焊球，在制作背面电介质层时，其固化温度通常超过230℃，在长时间较高温度作用下，焊球与其底部金属之间容易出现金属迁移，形成金属间化合物进一步影响后期焊接。
发明内容
基于以上所述，本发明的一个目的在于提供一种芯片封装结构，以进一步缩小封装体积，缩短互连节距，提升重布线密度。
本发明的另一个目的在于提供一种芯片封装方法，以避免基板背面电介质层固化过程的高温对第一电性导出结构的影响。
为达上述目的，本发明采用以下技术方案：
一种芯片封装结构，包括基板，所述基板的正面设有至少一个凹槽，所述凹槽内贴装有至少一个芯片，所述基板的正面还设有第一电性导出结构，所述芯片的电性通过第一金属重布线引至所述第一电性导出结构；所述基板的背面设有第二电性导出结构，所述基板还设有贯穿其正面和背面的导电通孔，所述芯片的电性通过所述第一金属重布线及所述导电通孔引出至所述基板的背面的所述第二电性导出结构，且所述第一电性导出结构和所述第二电性导出结构分设于所述导电通孔的两端。
作为一种芯片封装结构的优选方案，所述导电通孔包括垂直于所述基板的直孔，所述导电通孔两端的所述第一电性导出结构和所述第二电性导出结构分别位于所述直孔的正上方和正下方。
作为一种芯片封装结构的优选方案，所述第一电性导出结构为焊球、金属凸点和导电胶中的一种；所述第二电性导出结构为焊球、金属凸点和导电胶中的一种。
作为一种芯片封装结构的优选方案，所述金属凸点远离所述基板的一端面设有槽状握抱结构。
作为一种芯片封装结构的优选方案，相邻两个所述芯片封装结构堆叠时，两所述芯片封装结构内的所述芯片以面对面、面对背或背对背的形式电连接。
作为一种芯片封装结构的优选方案，所述基板的正面设有一个所述凹槽，所述凹槽内贴装有两个所述芯片；或者，所述基板的正面设有两个所述凹槽，每个所述凹槽内贴装有一个所述芯片。
作为一种芯片封装结构的优选方案，所述芯片的表面具有第一焊垫，所述第一金属重布线包括位于所述芯片正面上方的第二焊垫和位于所述导电通孔朝向所述基板正面的一端的第二焊垫，所述第一焊垫的电性通过所述第一金属重布线引至所述第二焊垫，所述第一金属重布线与所述芯片及所述基板之间以及所述芯片与所述凹槽的侧壁之间设有绝缘层，所述第一金属重布线外包覆有第一钝化层，所述第一电性导出结构设置于所述第一钝化层上的第三预留开口内的所述第二焊垫上；所述基板背面设有绝缘层，所述基板背面的绝缘层上设有第二金属重布线，所述第二金属重布线包括位于所述芯片背面下方的第三焊垫和位于所述导电通孔朝向所述基板背面的一端的第三焊垫，所述第二金属重布线外包覆有第二钝化层，所述第二电性导出结构设置于所述第二钝化层上的第四预留开口内的所述第三焊垫上。
一种芯片封装方法，包括：
S1、在基板的正面设置至少一个凹槽，在所述基板的正面及所述凹槽表面设置第一绝缘层；
S2、在所述凹槽内贴装至少一个芯片，所述芯片的上表面具有至少一个第一焊垫，且所述芯片与所述凹槽的侧壁之间具有间隙；
S3、在所述芯片与所述凹槽的侧壁之间的间隙内、所述芯片的上表面及所述基板的正面设置第二绝缘层，并在所述第二绝缘层上设置第一预留开口和第二预留开口，其中所述第一预留开口暴露出所述芯片的所述第一焊垫，所述第二预留开口位于所述凹槽的外部区域；
S4、在所述第二绝缘层上制作第一金属重布线，所述第一金属重布线包括在所述第二预留开口处形成的第二焊垫，所述第一金属重布线将所述第一焊垫的电性引出至所述第二焊垫；在所述第一金属重布线上制作第一钝化层，并在所述第一钝化层上设置第三预留开口，所述第三预留开口暴露出所述第一金属重布线；
S5、在所述基板的正面涂覆第一粘合胶层，通过临时键合工艺将第一承载片键合在所述第一粘合胶层上；
S6、对所述基板的背面进行减薄，并在所述基板的背面与所述第二焊垫相对应的位置制作通孔，在所述通孔内和所述基板的背面设置第三绝缘层，去除所述通孔底部的所述第三绝缘层及所述第一绝缘层，使所述通孔的底部暴露出所述第二焊垫；
S7、在所述通孔内的或在所述通孔内及所述基板背面的所述第三绝缘层上制作第二金属重布线，所述第二焊垫的电性通过所述第二金属重布线引出至所述基板的背面，所述第二金属重布线包括在所述基板的背面形成的第三焊垫，在所述第二金属重布线上制作第二钝化层，在所述第二钝化层上设置第四预留开口，所述第四预留开口暴露出所述第三焊垫，在所述第四预留开口内的第三焊垫上制作第二电性导出结构；
S8、在所述基板的背面涂覆第二粘合胶层，通过临时键合工艺将第二承载片键合在所述第二粘合胶层上；
S9、通过拆键合技术，去除所述第一承载片，清洗掉所述第一粘合胶层，在所述基板的正面的所述第三预留开口内的第一金属重布线上制作第一电性导出结构；
S10、通过拆键合技术，去除所述第二承载片，清洗掉所述第二粘合胶层。
作为一种芯片封装方法的优选方案，所述拆键合技术为机械拆键合、热拆键合、激光拆键合和紫外拆键合中的至少一种；对所述基板的背面进行减薄的工艺为研磨、干法和湿法刻蚀中的至少一种。
作为一种芯片封装方法的优选方案，所述通孔为垂直于所述基板的直孔，一个所述第一电性导出结构位于所述通孔的正上方或/和一个所述第二电性导出结构位于所述通孔的正下方。
本发明的有益效果为：
本发明提供的芯片封装结构，芯片的电性通过第一金属重布线引出至基板正面的第一电性导出结构，同时芯片的电性还通过第一金属重布线及导电通孔引出至基板背面的第二电性导出结构，且第一电性导出结构和第二电性导出结构分设于导电通孔的两端，上述结构实现了基板正反两面的三维直接互连，在缩小封装体积，缩短互连节距，降低损耗的基础上，进一步减小布线面积或在面积一定的情况下更高密度地布线。该芯片封装结构更容易实现小型化、薄型化，且便于进行三维堆叠。
本发明提供的芯片封装方法，通过两次临时键合工艺，避免了因基板背面电介质层固化过程的高温对第一电性导出结构产生的影响，有助于后续的焊接工序。该芯片封装方法技术可行，工艺风险更低，适合大批量生产。
附图说明
图1为本发明实施例一提供的第一种芯片封装结构的示意图；
图2为本发明实施例一提供的第二种芯片封装结构的示意图；
图3为本发明实施例一提供的第三种芯片封装结构的示意图；
图4为本发明实施例一提供的第四种芯片封装结构的示意图；
图5为本发明实施例一提供的两芯片封装结构以面对面形式堆叠的示意图；
图6为本发明实施例一提供的两芯片封装结构以面对背形式堆叠的示意图；
图7为本发明实施例一提供的两芯片封装结构以背对背形式堆叠的示意图；
图8为本发明实施例二在基板正面制作凹槽，并于基板和凹槽上制备第一绝缘层的剖面示意图；
图9为本发明实施例二将芯片贴至凹槽底部的剖面示意图；
图10为本发明实施例二在基板正面制备第二绝缘层，并在第二绝缘层上设置第一预留开口和第二预留开口的剖面示意图；
图11为本发明实施例二在第二绝缘层上形成第一金属重布线，并在第一金属重布线上形成第一钝化层，在第一钝化层上设置第三预留开口的剖面示意图；
图12为本发明实施例二在基板正面通过第一粘合胶层第一次临时键合第一承载片的剖面示意图；
图13为本发明实施例二对基板背面减薄，制作通孔，在基板背面和通孔内形成第三绝缘层，并去除通孔底部的第三绝缘层和第一绝缘层的剖面示意图；
图14为本发明实施例二在通孔内填充金属，在基板背面制作第二金属重布线，在第二金属重布线上形成第二钝化层，并在第二钝化层上设置第四预留开口，在第四预留开口内制作第二电性导出结构的剖面示意图；
图15为本发明实施例二在基板背面通过第二粘合胶层第二次临时键合第二承载片的剖面示意图；
图16为本发明实施例二去除第一承载片和第一粘合胶层，并在第三预留开口制作第一电性导出结构的剖面示意图；
图17为本发明实施例二去除第二承载片和第二粘合胶层后的剖面示意图。
图中：
1、基板；11、凹槽；2、芯片；21、第一焊垫；3、第一电性导出结构；4、第一金属重布线；41、第二焊垫；5、第二电性导出结构；6、导电通孔；61、通孔；7、第二金属重布线；71、第三焊垫；101、第一绝缘层；102、第二绝缘层；1021、第一预留开口；1022、第二预留开口；103、第一钝化层；1031、第三预留开口；104、第一粘合胶层；105、第一承载片；106、第三绝缘层；107、第二钝化层；108、第二粘合胶层；109、第二承载片。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。
在本发明的描述中，除非另有明确的规定和限定，术语“相连”、“连接”、“固定”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本实施例的描述中，术语“上”、“下”、“左”“右”、等方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述和简化操作，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅仅用于在描述上加以区分，并没有特殊的含义。
实施例一
如图1-7所示，本实施例提供一种芯片封装结构，该芯片封装结构包括基板1，基板1作为埋入芯片2的基体，其材质可以为硅、玻璃、陶瓷、金属或PCB板等，优选地，本实施例采用硅基板。基板1的正面设有至少一个凹槽11，各凹槽11内贴装有至少一个芯片2。本实施例中，凹槽11的垂直截面形状可以为梯形、矩形等，凹槽11的俯视形状可以为矩形、正方形或其他适应各种芯片2及芯片2排布的形状。凹槽11的上开口不小于凹槽11的底部开口，深度小于或等于基板1的厚度，并且凹槽11的尺寸应满足芯片2能放置于其内。芯片2通过粘结胶或者干膜贴装到凹槽11内；芯片2可以为模拟集成电路芯片或数字集成电路芯片或数/模混合集成电路芯片或MEMS芯片等，以实现相应的功能。此外，本实施例的芯片2的材质与基板1材质相同，如此设置的优点在于，可使基板1和芯片2之间的热膨胀系数相近，使封装结构具有优良的可靠性。
基板1的正面还设有第一电性导出结构3和第一金属重布线4，芯片2的电性通过第一金属重布线4引至第一电性导出结构3。基板1的背面设有第二金属重布线7和第二电性导出结构5，基板1还设有贯穿其正面和背面的导电通孔6，芯片2的电性通过第一金属重布线4及导电通孔6引出至基板1的背面的第二电性导出结构5，且第一电性导出结构3和第二电性导出结构5分设于导电通孔6的两端。本实施例中，导电通孔6包括通孔和设置于通孔内的导电结构，具体的，导电结构为导电金属或导电胶，可采用完全填充通孔的方式，或者只填充通孔的一部分(例如只覆盖通孔的侧壁和孔底)的方式，实现基板1正面和背面的电性导电。本实施例优选采用导电金属完全填充通孔61，导电金属可以为钛、钽、铬、钨、铜、铝、镍、金中的一种或几种，本实施例优选采用钛、铜。
本实施例实现了基板1正反两面的三维直接互连，在缩小封装体积，缩短互连节距，降低损耗的基础上，进一步减小布线面积或在面积一定的情况下更高密度地布线。该芯片封装结构更容易实现小型化、薄型化，且便于进行三维堆叠。
作为优选，本实施例的导电通孔6垂直于基板1，第一电性导出结构3和第二电性导出结构5分别位于导电通孔6的正上方和正下方。如此设置，实现了基板1正反两面的三维垂直互连，进一步缩短了基板1正反两面的互连节距，进一步降低了损耗。当然，在其它实施例中，导电通孔6也可以根据需要倾斜设置，并不以本实施例为限。
本实施例中，第一电性导出结构3为焊球、金属凸点和导电胶中的一种；第二电性导出结构5也为焊球、金属凸点和导电胶中的一种。而且，第一电性导出结构3和第二电性导出结构5在基板1的正反面位置可以互换，例如图1中所示，其第一电性导出结构3为焊球，第二电性导出结构5为金属凸点；而例如图2所示，其第一电性导出结构3为金属凸点，第二电性导出结构5为焊球，上述不同电性导出结构的设置有助于实现封装体不同方式的堆叠。进一步地，金属凸点远离基板1的一端面还设有槽状握抱结构，握抱结构的作用在于：在三维堆叠时握抱对应焊球的突出部分，实现更好的电性接触。
本发明实施例中，基板1的正面可以只设置一个凹槽11，且凹槽11内只设置一个芯片(如图1和图2所示)，其结构简单、连接方便；或者，基板1的正面可以设置一个凹槽11，凹槽11内贴装有两个芯片2(如图3所示)，以更好地节约空间，并赋予封装体更多功能；或者，基板1的正面可以设有两个凹槽11，每个凹槽11内各贴装有一个芯片2(如图4所示)，该结构同样能够有效提高基板1的空间利用率，缩小产品体积。上述对凹槽11和芯片2的不同设置方式，能满足不同加工需求和堆叠需求，以实现更先进的系统集成。
本实施例中，如图5所示，当相邻两个芯片封装结构堆叠时，两芯片封装结构内的芯片2可以采用面对面的形式电连接，即两个基板1的正面结构相对排列，两个芯片封装结构中的第一电性导出结构3相互电性连接。或者，如图6所示，当相邻两个芯片封装结构堆叠时，两芯片封装结构内的芯片2也可以采用面对背的形式电连接，即一个基板1的正面结构与另一个基板1的背面相对，一芯片封装结构中的第一电性导出结构3与另一芯片封装结构中的第二电性导出结构5相互电性连接。或者，如图7所示，当相邻两个芯片封装结构堆叠时，两芯片封装结构内的芯片2也可以采用背对背的形式电连接，即两个基板1的背面结构相对排列，两个芯片封装结构中的第二电性导出结构相互电性连接。实际应用时，可根据需要灵活选择封装结构的堆叠方式，并不以本实施例为限。
进一步地，继续参考图1，本实施例芯片2的表面具有两个第一焊垫21，第一金属重布线4包括两个位于芯片2正面上方的第二焊垫41和两个位于导电通孔6朝向基板1正面的一端的第二焊垫41，第一焊垫21的电性通过第一金属重布线4引至第二焊垫41。第一金属重布线4与芯片2及基板1之间以及芯片2与凹槽11的侧壁之间均设有绝缘层，第一金属重布线4外包覆有第一钝化层103，第一电性导出结构3设置于第一钝化层103上的第三预留开口1031内的第二焊垫41上；基板1背面也设有绝缘层，基板1背面的绝缘层上设有第二金属重布线7，第二金属重布线7包括两个位于芯片2背面下方的第三焊垫71和两个位于导电通孔6朝向基板1背面的一端的第三焊垫71。第二金属重布线7外包覆有第二钝化层107，第二电性导出结构5设置于第二钝化层107上的第四预留开口内的第三焊垫71上。
本实施例作为埋入基板扇出后三维封装结构，通过采用基板扇出，可以制作细线条、高密度布线，可以满足高密度O/I的需求。该芯片封装结构可以实现芯片和芯片，芯片和圆片，圆片和圆片间的三维堆叠。
实施例二
如图8-图17所示，本实施例提供一种芯片封装方法，该方法使用基板1作为埋入的基体；在基板1的正面制作高密度布线和电绝缘层；再通过第一次临时键合技术在基板1的正面键合第一承载片105，以保护基板1的正面结构和支撑基板1；然后在基板1的背面进行减薄和制作导电通孔6，以连接基板1的正背面线路，并在基板1的背面制作高密度重布线以及绝缘层，之后在导电通孔6的正下方和基板1的其他位置制作第二电性导出结构5；然后通过第二次临时键合技术在基板1的背面键合第二承载片109，以保护和支撑基板1的背面；之后拆解掉第一次临时键合的第一承载片105，并在基板1的正面于导电通孔6的正上方和基板1的其他位置制作第一电性导出结构3；最后拆解掉第二次临时键合的第二承载片109，从而实现芯片2埋入基板扇出后三维直接互连。
具体地，本实施例的芯片封装方法包括以下步骤：
S1、如图8所示，首先提供一基板1，该基板1具有正面和背面，在基板1的正面制作至少一个凹槽11，并在基板1的正面及凹槽11的表面制作第一绝缘层101。
本实施例步骤S1中，基板1的材质可以为硅、玻璃、陶瓷、金属或PCB板等，优选地，本实施例采用硅基板。第一绝缘层101可以通过在基板1的正面及凹槽11的表面沉积一层氧化硅层形成。当然，在其它实施例中，当基板1采用绝缘材料时，也可以不再额外制作上述第一绝缘层101。
本实施例中，凹槽11可通过刻蚀形成，凹槽11的垂直截面形状可以为梯形、矩形等，凹槽11的俯视形状可以为矩形、正方形或其他适应各种芯片2及芯片2排布的形状。凹槽11的上开口不小于凹槽11的底部开口，深度小于或等于基板1的厚度，并且凹槽11的尺寸应满足芯片2能放置于其内。
S2、如图9所示，在凹槽11内贴装至少一个芯片2，芯片2的上表面具有至少一个第一焊垫21，且芯片2与凹槽11的侧壁之间具有间隙。
本实施例中，芯片2的焊垫面朝外，且芯片2的焊垫面接近基板1的正面，以方便后续加工，并有利于减小封装结构的整体尺寸。具体实施时，芯片2可通过粘结胶或者干膜贴装到基板1的凹槽11内，本实施例优选采用粘结胶进行粘结。此外，本实施例的芯片2的材质与基板1材质相同，如此设置的优点在于，使基板1和芯片2之间的热膨胀系数相近，因此封装结构具有优良的可靠性。
S3、如图10所示，在芯片2与凹槽11的侧壁之间的间隙内、芯片2的上表面及基板1的正面设置第二绝缘层102，并在第二绝缘层102上通过光刻形成第一预留开口1021和第二预留开口1022，其中第一预留开口1021暴露出芯片2的第一焊垫21，第二预留开口1022位于凹槽11的外部区域。
本实施例中，第二绝缘层102可以通过涂布光刻胶的方式或压干膜的方式形成，本实施例优选采用压干膜的方式，不仅能有效填充芯片2与凹槽11的侧壁之间的间隙，同时能形成平整的第二绝缘层102。示例性地，本实施例的芯片2具有两个第一焊垫21，第一预留开口1021也具有两个，且位置与第一焊垫21相对应；第二预留开口1022也设置两个，分别位于凹槽11的两侧，其位置与后续步骤中导电通孔6的位置相对应。
S4、如图11所示，在第二绝缘层102上制作第一金属重布线4，第一金属重布线4包括在第二预留开口1022处形成的第二焊垫41(该第二焊垫41位于导电通孔6朝向基板1的正面的一端)，第一金属重布线4将第一焊垫21的电性引出至第二焊垫41；在第一金属重布线4上制作第一钝化层103，并在第一钝化层103上通过光刻形成第三预留开口1031，第三预留开口1031暴露出第一金属重布线4。
进一步地，本实施例中，第一金属重布线4还包括两个位于芯片2正面上方区域的第二焊垫41。第三预留开口1031也设置有四个，分别与上述四个第二焊垫41的位置相对应，以暴露出各第二焊垫41，方便后续步骤中在第二焊垫41上制作第一电性导出结构3。本实施例的第一钝化层103与第二绝缘层102的材质及加工方式可以相同，也可以近似。优选的，本实施例的第一钝化层103采用旋涂方式制备，保证第一钝化层103平坦均匀。
S5、如图12所示，在基板1的正面涂覆第一粘合胶层104，通过临时键合工艺将第一承载片105键合在第一粘合胶层104上。
本实施例通过第一次临时键合技术来保护基板1的正面结构，并支撑基板1进行背面加工，由于第一钝化层103相对平坦，涂布临时键合胶水的厚度可以做到制程结构需求的最薄厚度，这对后续在基板1的背面和导线通孔6中沉积二氧化硅等无机绝缘层的过程有积极意义，具体影响是临时键合胶水的厚度越厚，无机绝缘层的沉积过程应力变化越大，无机绝缘层出现裂纹的风险越大，而裂纹会导致无机绝缘层功能失效。
进一步地，第一承载片105的材质可以是玻璃、硅、金属或塑料，本实施例中优选采用玻璃作为承载片，利用玻璃的透光性能，在玻璃内表面涂布一层感光材料，最终通过激光解键合工艺拆掉玻璃。
S6、如图13所示，对基板1的背面进行减薄，并在基板1的背面与第二焊垫41相对应的位置制作通孔61，在通孔61内和基板1的背面设置第三绝缘层106，去除通孔61底部的第三绝缘层106及第一绝缘层101，使通孔61的底部暴露出第二焊垫41。
本实施例中，对基板1的背面进行减薄的工艺可以是研磨、干法或湿法刻蚀中的一种或者两种相结合，本实施例中优选研磨与干法，研磨去除多余的硅，干法刻蚀掉因研磨产生的应力应变层。本实施例通孔61的开口朝向基板1的背面，且通孔61可以是直孔，也可以是斜孔，本实例优选采用垂直于基板1的直孔，以进一步缩短正面和背面的互连节距。通孔61形成的方式有多种，可以采用激光钻孔、湿法刻蚀和干法刻蚀等，本实施例优选采用干法刻蚀。
本实施例第三绝缘层106可以选用钝化胶喷涂、干膜或化学气相沉积的工艺制作，本实施例优选化学气相沉积工艺，沉积一层氧化硅覆盖在基板1的背面和通孔61内。本实施例通过光刻显影或化学刻蚀的方法，将通孔61底部的氧化硅去除，使第二焊垫41暴露出来。当然，在其它实施例中，当基板1采用绝缘材料时，也可以不再额外制作上述第三绝缘层106。
本实施例中绝缘层优选性能优良的电介质层，比如聚亚酰胺，其烘烤固化温度一般超过了230℃，因此当电性导出结构为焊球时，由于其耐受温度一般为210℃左右，若长时间烘烤，焊球与下层金属间容易形成金属间化合物，金属间化合物焊接温度远远超出封装体能承受的温度，严重时将引起芯片报废，故焊球制作步骤不能在绝缘层的前面，上述原因也是本实施例需两次临时键合之原因。
S7、如图14所示，在通孔61内的或在通孔61内及基板1背面的第三绝缘层106上制作第二金属重布线7，第二焊垫41的电性通过第二金属重布线7引出至基板1的背面，第二金属重布线7包括在基板1的背面形成的第三焊垫71，在第二金属重布线7上制作第二钝化层107，在第二钝化层107上设置第四预留开口，第四预留开口暴露出第三焊垫71，在第四预留开口内的第三焊垫71上制作第二电性导出结构5。
本实施例可通过电镀填孔或者填导电胶的方法，将通孔61内全部填入导电材料，或者只填充通孔61的一部分(例如只覆盖通孔61的侧壁和孔底)，以形成导通基板1正面和背面的导电通孔6。本实施例优选采用导电金属完全填充通孔61，导电金属可以为钛、钽、铬、钨、铜、铝、镍、金中的一种或几种，优选为钛、铜。
进一步地，本实施例的第二金属重布线7包括四个第三焊垫71，其中两个第三焊垫71与两个导电通孔6的位置相对应，另外两个第三焊垫71位于芯片2背面的下方区域。第四预留开口也设置有四个，分别与上述四个第三焊垫71的位置相对应，以暴露出各第三焊垫71，方便在第三焊垫71上制作第二电性导出结构5。
第二电性导出结构5可以为焊球、金属凸点和导电胶等，本实施例中第二电性导出结构5优选为金属凸点，金属凸点可通过电镀或电镀与回流的工艺制作。金属凸点的材质可以为铜、镍、钯、金、锡和银中的一种或几种，或者为铜、镍、锡和银中一种或几种，本实施例中优选采用铜、镍和金。
第二金属重布线7的材质可以是铜、镍、靶、金中的一种或两种，形成第二金属重布线7的方法可以为电镀、化学镀、真空蒸镀法、物理汽相沉积中的一种或两种。
S8、如图15所示，在基板1的背面涂覆第二粘合胶层108，通过临时键合工艺将第二承载片109键合在第二粘合胶层108上。
本步骤通过第二次临时键合技术保护基板1的背面结构，并支撑基板1进行正面加工，便于在基板1的正面制作第一电性导出结构3。
S9、如图16所示，通过拆键合技术，去除第一承载片105，清洗掉第一粘合胶层104，在基板1的正面的第三预留开口1031内的第二焊垫41上制作第一电性导出结构3。
本实施例中第一电性导出结构3可以为焊球、金属凸点和导电胶等，本实施例优选采用焊球。通过设置第一电性导出结构3，使得外界芯片或者印刷电路板可通过基板1正面的第一电性导出结构3和背面的第二电性导出结构5与基板1中埋入的芯片2电性相连，实现三维封装中所需实现的特定功能。
S10、如图17所示，通过拆键合技术，去除第二承载片109，清洗掉第二粘合胶层108，得到最终的芯片封装结构。
上述步骤S9和步骤S10中的拆键合技术可以选用机械拆键合、热拆键合、激光拆键合和紫外拆键合等，本实施例优选采用激光拆键合技术。
本实施例能够有效的达到减小封装面积、缩小互连节距和降低损耗等益处；能够控制临时键合粘合胶层厚度，控制过程应力，提升二氧化硅等电介质层的沉积品质；能够避免高温制程对电性导出结构的影响，提升焊接品质，同时本实施例的所有操作都只在基板与承载片进行，涉及工艺成熟，适合高密度互连，有利于封装结构小型化和轻薄化。
本实施例通过两次临时键合工艺，避免了因基板1背面电介质层固化过程的高温对第一电性导出结构3产生的影响，有助于后续的焊接工序。该芯片封装方法技术可行，工艺风险更低，适合大批量生产。
注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种芯片封装结构，其特征在于，包括基板(1)，所述基板(1)的正面设有至少一个凹槽(11)，所述凹槽(11)内贴装有至少一个芯片(2)，所述基板(1)的正面还设有第一电性导出结构(3)，所述芯片(2)的电性通过第一金属重布线(4)引至所述第一电性导出结构(3)；所述基板(1)的背面设有第二电性导出结构(5)，所述基板(1)还设有贯穿其正面和背面的导电通孔(6)，所述芯片(2)的电性通过所述第一金属重布线(4)及所述导电通孔(6)引出至所述基板(1)的背面的所述第二电性导出结构(5)，且所述第一电性导出结构(3)和所述第二电性导出结构(5)分设于所述导电通孔(6)的两端。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述导电通孔(6)包括垂直于所述基板(1)的直孔，所述导电通孔(6)两端的所述第一电性导出结构(3)和所述第二电性导出结构(5)分别位于所述直孔的正上方和正下方。
3.根据权利要求1所述的芯片封装结构，其特征在于，所述第一电性导出结构(3)为焊球、金属凸点和导电胶中的一种；所述第二电性导出结构(5)为焊球、金属凸点和导电胶中的一种。
4.根据权利要求3所述的芯片封装结构，其特征在于，所述金属凸点远离所述基板(1)的一端面设有槽状握抱结构。
5.根据权利要求1所述的芯片封装结构，其特征在于，相邻两个所述芯片封装结构堆叠时，两所述芯片封装结构内的所述芯片(2)以面对面、面对背或背对背的形式电连接。
6.根据权利要求1所述的芯片封装结构，其特征在于，所述基板(1)的正面设有一个所述凹槽(11)，所述凹槽(11)内贴装有两个所述芯片(2)；或者，所述基板(1)的正面设有两个所述凹槽(11)，每个所述凹槽(11)内贴装有一个所述芯片(2)。
7.根据权利要求1所述的芯片封装结构，其特征在于，所述芯片(2)的表面具有第一焊垫(21)，所述第一金属重布线(4)包括位于所述芯片(2)正面上方的第二焊垫(41)和位于所述导电通孔(6)朝向所述基板(1)正面的一端的第二焊垫(41)，所述第一焊垫(21)的电性通过所述第一金属重布线(4)引至所述第二焊垫(41)，所述第一金属重布线(4)与所述芯片(2)及所述基板(1)之间以及所述芯片(2)与所述凹槽(11)的侧壁之间设有绝缘层，所述第一金属重布线(4)外包覆有第一钝化层(103)，所述第一电性导出结构(3)设置于所述第一钝化层(103)上的第三预留开口(1031)内的所述第二焊垫(41)上；所述基板(1)背面设有绝缘层，所述基板(1)背面的绝缘层上设有第二金属重布线(7)，所述第二金属重布线(7)包括位于所述芯片(2)背面下方的第三焊垫(71)和位于所述导电通孔(6)朝向所述基板(1)背面的一端的第三焊垫(71)，所述第二金属重布线(7)外包覆有第二钝化层(107)，所述第二电性导出结构(5)设置于所述第二钝化层(107)上的第四预留开口内的所述第三焊垫(71)上。
8.一种芯片封装方法，其特征在于，包括：
S1、在基板(1)的正面设置至少一个凹槽(11)，在所述基板(1)的正面及所述凹槽(11)表面设置第一绝缘层(101)；
S2、在所述凹槽(11)内贴装至少一个芯片(2)，所述芯片(2)的上表面具有至少一个第一焊垫(21)，且所述芯片(2)与所述凹槽(11)的侧壁之间具有间隙；
S3、在所述芯片(2)与所述凹槽(11)的侧壁之间的间隙内、所述芯片(2)的上表面及所述基板(1)的正面设置第二绝缘层(102)，并在所述第二绝缘层(102)上设置第一预留开口(1021)和第二预留开口(1022)，其中所述第一预留开口(1021)暴露出所述芯片(2)的所述第一焊垫(21)，所述第二预留开口(1022)位于所述凹槽(11)的外部区域；
S4、在所述第二绝缘层(102)上制作第一金属重布线(4)，所述第一金属重布线(4)包括在所述第二预留开口(1022)处形成的第二焊垫(41)，所述第一金属重布线(4)将所述第一焊垫(21)的电性引出至所述第二焊垫(41)；在所述第一金属重布线(4)上制作第一钝化层(103)，并在所述第一钝化层(103)上设置第三预留开口(1031)，所述第三预留开口(1031)暴露出所述第一金属重布线(4)；
S5、在所述基板(1)的正面涂覆第一粘合胶层(104)，通过临时键合工艺将第一承载片(105)键合在所述第一粘合胶层(104)上；
S6、对所述基板(1)的背面进行减薄，并在所述基板(1)的背面与所述第二焊垫(41)相对应的位置制作通孔(61)，在所述通孔(61)内和所述基板(1)的背面设置第三绝缘层(106)，去除所述通孔(61)底部的所述第三绝缘层(106)及所述第一绝缘层(101)，使所述通孔(61)的底部暴露出所述第二焊垫(41)；
S7、在所述通孔(61)内的或在所述通孔(61)内及所述基板(1)背面的所述第三绝缘层(106)上制作第二金属重布线(7)，所述第二焊垫(41)的电性通过所述第二金属重布线(7)引出至所述基板(1)的背面，所述第二金属重布线(7)包括在所述基板(1)的背面形成的第三焊垫(71)，在所述第二金属重布线(7)上制作第二钝化层(107)，在所述第二钝化层(107)上设置第四预留开口，所述第四预留开口暴露出所述第三焊垫(71)，在所述第四预留开口内的第三焊垫(71)上制作第二电性导出结构(5)；
S8、在所述基板(1)的背面涂覆第二粘合胶层(108)，通过临时键合工艺将第二承载片(109)键合在所述第二粘合胶层(108)上；
S9、通过拆键合技术，去除所述第一承载片(105)，清洗掉所述第一粘合胶层(104)，在所述基板(1)的正面的所述第三预留开口(1031)内的第一金属重布线(4)上制作第一电性导出结构(3)；
S10、通过拆键合技术，去除所述第二承载片(109)，清洗掉所述第二粘合胶层(108)。
9.根据权利要求8所述的芯片封装方法，其特征在于，所述拆键合技术为机械拆键合、热拆键合、激光拆键合和紫外拆键合中的至少一种；对所述基板(1)的背面进行减薄的工艺为研磨、干法和湿法刻蚀中的至少一种。
10.根据权利要求8所述的芯片封装方法，其特征在于，所述通孔(61)为垂直于所述基板(1)的直孔，一个所述第一电性导出结构(3)位于所述通孔(61)的正上方和/或一个所述第二电性导出结构(5)位于所述通孔(61)的正下方。
CN202011099135.XA 2020-10-14 2020-10-14 一种芯片封装结构及其封装方法 Pending CN112117258A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011099135.XA CN112117258A (zh) 2020-10-14 2020-10-14 一种芯片封装结构及其封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011099135.XA CN112117258A (zh) 2020-10-14 2020-10-14 一种芯片封装结构及其封装方法

Publications (1)

Publication Number Publication Date
CN112117258A true CN112117258A (zh) 2020-12-22

Family

ID=73793899

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011099135.XA Pending CN112117258A (zh) 2020-10-14 2020-10-14 一种芯片封装结构及其封装方法

Country Status (1)

Country Link
CN (1) CN112117258A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113205007A (zh) * 2021-04-14 2021-08-03 济南橘子智能科技有限公司 一种生物传感器及其制造方法
CN113782492A (zh) * 2021-09-10 2021-12-10 京东方科技集团股份有限公司 基板及其制备方法、电学器件、集成电路板
CN114184653A (zh) * 2021-11-30 2022-03-15 赛莱克斯微系统科技（北京）有限公司 一种气体传感器及其封装方法
CN115172310A (zh) * 2022-09-05 2022-10-11 江苏长晶浦联功率半导体有限公司 三维立体封装结构及其制作方法
TWI818429B (zh) * 2021-04-01 2023-10-11 大陸商上海易卜半導體有限公司 半導體封裝結構、方法、器件和電子產品
WO2024060318A1 (zh) * 2022-09-19 2024-03-28 长鑫存储技术有限公司 一种半导体结构及其制备方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI818429B (zh) * 2021-04-01 2023-10-11 大陸商上海易卜半導體有限公司 半導體封裝結構、方法、器件和電子產品
CN113205007A (zh) * 2021-04-14 2021-08-03 济南橘子智能科技有限公司 一种生物传感器及其制造方法
CN113782492A (zh) * 2021-09-10 2021-12-10 京东方科技集团股份有限公司 基板及其制备方法、电学器件、集成电路板
CN113782492B (zh) * 2021-09-10 2024-05-07 京东方科技集团股份有限公司 基板及其制备方法、电学器件、集成电路板
CN114184653A (zh) * 2021-11-30 2022-03-15 赛莱克斯微系统科技（北京）有限公司 一种气体传感器及其封装方法
CN115172310A (zh) * 2022-09-05 2022-10-11 江苏长晶浦联功率半导体有限公司 三维立体封装结构及其制作方法
WO2024060318A1 (zh) * 2022-09-19 2024-03-28 长鑫存储技术有限公司 一种半导体结构及其制备方法

Similar Documents

Publication Publication Date Title
CN112117258A (zh) 一种芯片封装结构及其封装方法
US9349711B2 (en) Semiconductor device with face-to-face chips on interposer and method of manufacturing the same
US7838967B2 (en) Semiconductor chip having TSV (through silicon via) and stacked assembly including the chips
TWI469309B (zh) 積體電路封裝系統
US9412677B2 (en) Computer systems having an interposer including a flexible material
KR100727540B1 (ko) 반도체 장치 및 그 제조 방법
US9230901B2 (en) Semiconductor device having chip embedded in heat spreader and electrically connected to interposer and method of manufacturing the same
TWI471991B (zh) 半導體封裝
WO2021018014A1 (zh) 一种基于tsv的多芯片的封装结构及其制备方法
CN107403785B (zh) 电子封装件及其制法
TWI754586B (zh) 電子封裝件及其製法
CN212084995U (zh) 晶圆级封装结构
WO2021196394A1 (zh) 芯片内系统集成封装结构及其制作方法、立体堆叠器件
TWI723414B (zh) 電子封裝件及其製法
CN213635974U (zh) 一种芯片封装结构
TW201143018A (en) A three dimensional chip stacking electronic package with bonding wires
CN212303700U (zh) Led芯片系统级封装结构
TW202137342A (zh) 晶片嵌入式基板結構與晶片封裝結構及其製造方法
TWI611530B (zh) 具有散熱座之散熱增益型面朝面半導體組體及製作方法
US11302644B2 (en) Semiconductor package structure and method for manufacturing the same
US20240096838A1 (en) Component-embedded packaging structure
TWI819440B (zh) 電子封裝件及其製法
CN210136865U (zh) 一种晶圆级封装结构
WO2022037147A1 (zh) 扇出型封装结构及其制造方法
TWI399839B (zh) 內置於半導體封裝構造之中介連接器

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination