CN112115077A - 一种dram内存驱动优化方法和装置 - Google Patents

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Abstract

本发明公开一种DRAM内存驱动优化方法和装置，其中装置包括一个处理器和一组以上的DRAM内存芯片，所述处理器包括N组的内存数据接口，内存数据接口的数量大于DRAM内存芯片的数量，每组的所述内存数据接口包括一对DQS差分信号引脚和M位数据引脚，每组的所述DRAM内存芯片包括两个DRAM内存芯片，每个DRAM内存芯片包括M/2位的数据引脚和一对DQS差分信号，每组中的两个DRAM内存芯片组成M位数据引脚并与处理器的一组内存数据接口的M位数据引脚一对一连接。本方案每个内存芯片单独连接处理器的一对DQS差分信号引脚，这样不存在处理器的一对DQS差分信号引脚连接两个内存芯片的情况。从而避免了信号相位差带来的存储问题。

Description

一种DRAM内存驱动优化方法和装置
技术领域
本发明涉及DRAM内存驱动技术领域，尤其涉及一种DRAM内存驱动优化方法和装置。
背景技术
当前SOC(系统级芯片)的DDR PHY接口(DDR物理层接口)设计，举例以8根DQ(DataInput/Output，数据输入输出)信号搭配一组DQS差分信号(Data Strobe)。其中DQ和DQS都是双向的。
当SOC发起写入数据到内存时，由SOC的DDR PHY接口驱动DQS作为DQ的参考时钟，同步输出数据。此时SOC的DDR PHY的DQS和DQ为输出，DRAM内存芯片(memory)的DQS和DQ为输入，电平时序如图1所示。
当SOC需要从内存读取DDR内存数据时，则由DRAM内存芯片驱动DQS作为DQ的参考时钟，同步输出数据，此时DDR PHY的DQS和DQ为输入，内存芯片的DQS和DQ为输出，电平时序如图2所示。
其中，8根DQ搭配一组DQS差分对的设计，当外挂的是8bit/16bit/32bit的内存芯片时，不会出现问题，因为这些内存芯片也是8根DQ搭配一组DQS差分对。以8bit内存芯片为例，电路接法如图3所示。
但是，当搭配4bit的内存芯片时(如：DDR2,DDR3,DDR4都有4bit的内存芯片)，由于这种内存芯片，是每4根DQ搭配一组DQS差分对，此时需要把2组内存芯片上的DQS连到SOC的一组DQS上，如图4所示。
这种连接，当SOC需要写入数据到内存芯片时，SOC驱动的DQS输出，需要同时驱动2个4bit内存芯片的DQS，是没有问题的。但是当从内存芯片读取数据时，2个4bit的内存芯片DQS，都会输出，就变成2个信号驱动一个信号了，如图5所示。
由于2个内存芯片输出的DQS相位上无法完全相同，这个相位差，最终会导致SOC收到的DQS信号，带有中间电平，如图6和图7所示，图7为DQS1为实测到的图。
由于具有中间电平，刚好是DQS判断高低电平的位置，所以这个中间电平会导致一系列问题。
目前业界为了消除所述中间电平信号，采取了增加中间缓冲整形电路，采取这种技术带来的不良效果如下：
(1)成本高。
(2)随着DRAM频率越来越高，缓冲电路在技术上实现难度极大，基本属于理论可行，但不具备实操性设计。
发明内容
为此，需要提供一种DRAM内存驱动优化方法和装置，解决现有DRAM内存中存在的驱动问题。
为实现上述目的，本发明提供了一种DRAM内存驱动优化方法，用于DRAM内存驱动优化装置，所述装置包括一个处理器和一组以上的DRAM内存芯片，所述处理器包括N组的内存数据接口，内存数据接口的数量大于DRAM内存芯片的数量，每组的所述内存数据接口包括一对DQS差分信号引脚和M位数据引脚，每组的所述DRAM内存芯片包括两个DRAM内存芯片，每个DRAM内存芯片包括M/2位的数据引脚和一对DQS差分信号，每组中的两个DRAM内存芯片组成M位数据引脚并与处理器的一组内存数据接口的M位数据引脚一对一连接，一组中的一个DRAM内存芯片的DQS差分信号引脚与该DRAM内存芯片所连接的一组内存数据接口的DQS差分信号引脚连接，一组中的另一个DRAM内存芯片的DQS差分信号引脚与处理器一组空闲的内存数据接口的DQS差分信号引脚连接，所述空闲的内存数据接口的数据引脚不与DRAM内存芯片连接；所述方法包括如下步骤：
处理器获取存储数据到一组的DRAM内存芯片的数据存储请求；
处理器根据数据存储请求同时驱动该组的DRAM内存芯片所连接的处理器的两对DQS差分信号引脚发出相同信号，并通过该组的DRAM内存芯片所连接的处理器的数据引脚发送数据到DRAM内存芯片。
进一步地，还包括步骤：
处理器获取从一组的DRAM内存芯片读取数据的数据读取请求；
处理器根据数据读取请求从驱动该组的DRAM内存芯片所连接的数据引脚所在的内存数据接口的DQS差分信号引脚获取差分信号，并通过该组的DRAM内存芯片所连接的处理器的数据引脚接收DRAM内存芯片的数据。
进一步地，所述M位数据引脚为8位数据引脚。
进一步地，所述DRAM内存芯片为N片。
本发明提供一种DRAM内存驱动优化装置，包括一个处理器和一组以上的DRAM内存芯片，所述处理器包括N组的内存数据接口，内存数据接口的数量大于DRAM内存芯片的数量，每组的所述内存数据接口包括一对DQS差分信号引脚和M位数据引脚，每组的所述DRAM内存芯片包括两个DRAM内存芯片，每个DRAM内存芯片包括M/2位的数据引脚和一对DQS差分信号，每组中的两个DRAM内存芯片组成M位数据引脚并与处理器的一组内存数据接口的M位数据引脚一对一连接，一组中的一个DRAM内存芯片的DQS差分信号引脚与该DRAM内存芯片所连接的一组内存数据接口的DQS差分信号引脚连接，一组中的另一个DRAM内存芯片的DQS差分信号引脚与处理器一组空闲的内存数据接口的DQS差分信号引脚连接，所述空闲的内存数据接口的数据引脚不与DRAM内存芯片连接；
所述处理器用于获取存储数据到一组的DRAM内存芯片的数据存储请求；
所述处理器用于根据数据存储请求同时驱动该组的DRAM内存芯片所连接的处理器的两对DQS差分信号引脚发出相同信号，并通过该组的DRAM内存芯片所连接的处理器的数据引脚发送数据到DRAM内存芯片。
进一步地，所述处理器用于获取从一组的DRAM内存芯片读取数据的数据读取请求；
所述处理器用于根据数据读取请求从驱动该组的DRAM内存芯片所连接的数据引脚所在的内存数据接口的DQS差分信号引脚获取差分信号，并通过该组的DRAM内存芯片所连接的处理器的数据引脚接收DRAM内存芯片的数据。
进一步地，所述M位数据引脚为8位数据引脚。
进一步地，所述DRAM内存芯片为N片。
区别于现有技术，上述技术方案每个内存芯片单独连接处理器的一对DQS差分信号引脚，这样不存在处理器的一对DQS差分信号引脚连接两个内存芯片的情况。从而避免了信号相位差带来的存储问题。
附图说明
图1为背景技术所述的SOC写入数据到内存芯片时的电平时序图；
图2为背景技术所述的SOC从内存芯片读取数据时的电平时序图；
图2为背景技术所述的SOC从内存芯片读取数据时的电平时序图；
图3为背景技术所述的8bit内存芯片与SOC连接的电路结构示意图；
图4为背景技术所述的4bit内存芯片与SOC连接的电路结构示意图；
图5为背景技术所述的4bit内存芯片在输出数据给SOC时的电路结构示意图；
图6为背景技术所述的4bit内存芯片在输出数据给SOC时的电平示意图；
图7为背景技术所述的4bit内存芯片在输出数据给SOC时的实际电平图；
图8为具体实施方式所述的4bit内存芯片与SOC连接的电路结构示意图。
具体实施方式
为详细说明技术方案的技术内容、构造特征、所实现目的及效果，以下结合具体实施例并配合附图详予说明。
请参阅图8，本实施例提供一种DRAM内存驱动优化方法，用于DRAM内存驱动优化装置，所述装置包括一个处理器和一组以上的DRAM内存芯片，所述处理器包括N组的内存数据接口，内存数据接口的数量大于DRAM内存芯片的数量，每组的所述内存数据接口包括一对DQS差分信号引脚和M位数据引脚，每组的所述DRAM内存芯片包括两个DRAM内存芯片，每个DRAM内存芯片包括M/2位的数据引脚和一对DQS差分信号，每组中的两个DRAM内存芯片组成M位数据引脚并与处理器的一组内存数据接口的M位数据引脚一对一连接，一组中的一个DRAM内存芯片的DQS差分信号引脚与该DRAM内存芯片所连接的一组内存数据接口的DQS差分信号引脚连接，一组中的另一个DRAM内存芯片的DQS差分信号引脚与处理器一组空闲的内存数据接口的DQS差分信号引脚连接，所述空闲的内存数据接口的数据引脚不与DRAM内存芯片连接，即所述空闲的内存数据接口的数据引脚处在空闲状态。
所述方法包括如下步骤：处理器获取存储数据到一组的DRAM内存芯片的数据存储请求，如处理器的程序运行到需要存储内存数据的地方，则会触发数据存储请求。处理器根据数据存储请求同时驱动该组的DRAM内存芯片所连接的处理器的两对DQS差分信号引脚发出相同信号，并通过该组的DRAM内存芯片所连接的处理器的数据引脚发送数据到DRAM内存芯片。
以处理器(SOC)具有32bit的数据引脚为例，如图7所示。处理器有4组(即上述的N＝4)的内存数据接口。每个内存数据接口的数据引脚为8位(即上述的M＝8)，每个内存芯片的数据引脚为4位，共有四个内存芯片分为两组。每一组的内存芯片组成8位数据引脚与处理器的一个内存数据接口的8位数据引脚连接。如上面的一组两片内存芯片A、B的数据引脚连接到第一个内存数据接口(包含DQ0-DQ7、DQS0引脚)的数据引脚DQ0-DQ7，如下面的一组两片内存芯片C、D的数据引脚连接到第二个内存数据接口(包含DQ8-DQ15、DQS0引脚)的数据引脚DQ8-DQ15。内存芯片A、B中的A的差分信号引脚连接到与之连接的内存数据接口上的DQS0引脚，另一片B连接到空闲的一个内存数据接口(包含DQ16-DQ23、DQS2引脚)的DQS2引脚上。内存芯片C、D中的C的差分信号引脚连接到与之连接的内存数据接口上的DQS1引脚，另一片D连接到空闲的一个内存数据接口(包含DQ24-DQ31、DQS3引脚)的DQS3引脚上。其中，每组内存芯片连接的空闲的接口可以按照内存芯片数据引脚与内存数据接口的连接顺序和空闲接口的顺序相对应来进行连接，如A、B数据引脚连接在第一组，C、D数据引脚连接在第一组，则A、B连接的空闲的差分信号引脚是空闲的内存数据接口排在前面的DQS2，C、D连接的空闲的差分信号引脚是空闲的内存数据接口排在后面的DQS3。当然顺序也可以并不对应，只要能操作同一组内存芯片的时候同时驱动该组内存芯片连接的两对差分信号引脚即可。这样在进行数据存储到内存芯片的操作时，处理器让空闲的DQS(即内存芯片B)跟着被使用的DQS(即内存芯片A)输出一样的信号。例如：驱动内存芯片A和B、C和D时，原先的内存数据接口用的分别是DQS0、DQS1，则处理器让DQS2、DQS3的分别输出为DQS0、DQS1的复制信号。即可以完成对数据的存储请求，可以将数据存储到内存芯片中。
而在读取的时候。如处理器的程序运行到需要读取内存数据的地方，则会触发数据读取请求，处理器获取从一组的DRAM内存芯片读取数据的数据读取请求；处理器根据数据读取请求从驱动该组的DRAM内存芯片所连接的数据引脚所在的内存数据接口的DQS差分信号引脚获取差分信号，并通过该组的DRAM内存芯片所连接的处理器的数据引脚接收DRAM内存芯片的数据。即在读取的时候，空闲的内存数据接口的信号为没有使用的信号，直接放弃即可。而有用的内存数据接口分别由一个内存芯片的一对DQS差分信号引脚进行驱动。可以实现数据的读取，而不会存在之前的两个内存芯片的两对DQS差分信号引脚共同驱动的问题，解决了DRAM内存的驱动问题。
对于现有常见的嵌入式系统，所述M位数据引脚为8位数据引脚。在某些实施例中，内存数据接口如果具有更高位数，本发明的解决方案也是适用的。
优选地，所述DRAM内存芯片为N片。这样每个内存芯片的差分信号引脚都可以与处理器的一个内存数据接口的差分信号引脚连接，即一对一连接，从而实现每个内存芯片的稳定存取。在某些实施例中，内存芯片也可以小于处理器的内存数据接口数量，即将处理器多余的内存数据接口闲置即可。
本发明提供一种DRAM内存驱动优化装置，包括一个处理器和一组以上的DRAM内存芯片，所述处理器包括N组的内存数据接口，内存数据接口的数量大于DRAM内存芯片的数量，每组的所述内存数据接口包括一对DQS差分信号引脚和M位数据引脚，每组的所述DRAM内存芯片包括两个DRAM内存芯片，每个DRAM内存芯片包括M/2位的数据引脚和一对DQS差分信号，每组中的两个DRAM内存芯片组成M位数据引脚并与处理器的一组内存数据接口的M位数据引脚一对一连接，一组中的一个DRAM内存芯片的DQS差分信号引脚与该DRAM内存芯片所连接的一组内存数据接口的DQS差分信号引脚连接，一组中的另一个DRAM内存芯片的DQS差分信号引脚与处理器一组空闲的内存数据接口的DQS差分信号引脚连接，所述空闲的内存数据接口的数据引脚不与DRAM内存芯片连接；所述处理器用于获取存储数据到一组的DRAM内存芯片的数据存储请求；所述处理器用于根据数据存储请求同时驱动该组的DRAM内存芯片所连接的处理器的两对DQS差分信号引脚发出相同信号，并通过该组的DRAM内存芯片所连接的处理器的数据引脚发送数据到DRAM内存芯片。本发明的每个内存芯片单独连接处理器的一对DQS差分信号引脚，这样不存在处理器的一对DQS差分信号引脚连接两个内存芯片的情况。从而避免了信号相位差带来的存储问题。
在读取数据的时候，所述处理器用于获取从一组的DRAM内存芯片读取数据的数据读取请求；所述处理器用于根据数据读取请求从驱动该组的DRAM内存芯片所连接的数据引脚所在的内存数据接口的DQS差分信号引脚获取差分信号，并通过该组的DRAM内存芯片所连接的处理器的数据引脚接收DRAM内存芯片的数据，从而可以完成内存芯片的数据读取。
对于现有常见的嵌入式系统，所述M位数据引脚为8位数据引脚。在某些实施例中，内存数据接口如果具有更高位数，本发明的解决方案也是适用的。
优选地，所述DRAM内存芯片为N片。这样每个内存芯片的差分信号引脚都可以与处理器的一个内存数据接口的差分信号引脚连接，即一对一连接，从而实现每个内存芯片的稳定存取。在某些实施例中，内存芯片也可以小于处理器的内存数据接口数量，即将处理器多余的内存数据接口闲置即可。
需要说明的是，尽管在本文中已经对上述各实施例进行了描述，但并非因此限制本发明的专利保护范围。因此，基于本发明的创新理念，对本文所述实施例进行的变更和修改，或利用本发明说明书及附图内容所作的等效结构或等效流程变换，直接或间接地将以上技术方案运用在其他相关的技术领域，均包括在本发明的专利保护范围之内。

Claims (8)

1.一种DRAM内存驱动优化方法，用于DRAM内存驱动优化装置，其特征在于，所述装置包括一个处理器和一组以上的DRAM内存芯片，所述处理器包括N组的内存数据接口，内存数据接口的数量大于DRAM内存芯片的数量，每组的所述内存数据接口包括一对DQS差分信号引脚和M位数据引脚，每组的所述DRAM内存芯片包括两个DRAM内存芯片，每个DRAM内存芯片包括M/2位的数据引脚和一对DQS差分信号，每组中的两个DRAM内存芯片组成M位数据引脚并与处理器的一组内存数据接口的M位数据引脚一对一连接，一组中的一个DRAM内存芯片的DQS差分信号引脚与该DRAM内存芯片所连接的一组内存数据接口的DQS差分信号引脚连接，一组中的另一个DRAM内存芯片的DQS差分信号引脚与处理器一组空闲的内存数据接口的DQS差分信号引脚连接，所述空闲的内存数据接口的数据引脚不与DRAM内存芯片连接；所述方法包括如下步骤：
处理器获取存储数据到一组的DRAM内存芯片的数据存储请求；
处理器根据数据存储请求同时驱动该组的DRAM内存芯片所连接的处理器的两对DQS差分信号引脚发出相同信号，并通过该组的DRAM内存芯片所连接的处理器的数据引脚发送数据到DRAM内存芯片。
2.根据权利要求1所述的一种DRAM内存驱动优化方法，其特征在于，还包括步骤：
处理器获取从一组的DRAM内存芯片读取数据的数据读取请求；
处理器根据数据读取请求从驱动该组的DRAM内存芯片所连接的数据引脚所在的内存数据接口的DQS差分信号引脚获取差分信号，并通过该组的DRAM内存芯片所连接的处理器的数据引脚接收DRAM内存芯片的数据。
3.根据权利要求1所述的一种DRAM内存驱动优化方法，其特征在于：所述M位数据引脚为8位数据引脚。
4.根据权利要求1所述的一种DRAM内存驱动优化方法，其特征在于：所述DRAM内存芯片为N片。
5.一种DRAM内存驱动优化装置，其特征在于，包括一个处理器和一组以上的DRAM内存芯片，所述处理器包括N组的内存数据接口，内存数据接口的数量大于DRAM内存芯片的数量，每组的所述内存数据接口包括一对DQS差分信号引脚和M位数据引脚，每组的所述DRAM内存芯片包括两个DRAM内存芯片，每个DRAM内存芯片包括M/2位的数据引脚和一对DQS差分信号，每组中的两个DRAM内存芯片组成M位数据引脚并与处理器的一组内存数据接口的M位数据引脚一对一连接，一组中的一个DRAM内存芯片的DQS差分信号引脚与该DRAM内存芯片所连接的一组内存数据接口的DQS差分信号引脚连接，一组中的另一个DRAM内存芯片的DQS差分信号引脚与处理器一组空闲的内存数据接口的DQS差分信号引脚连接，所述空闲的内存数据接口的数据引脚不与DRAM内存芯片连接；
所述处理器用于获取存储数据到一组的DRAM内存芯片的数据存储请求；
所述处理器用于根据数据存储请求同时驱动该组的DRAM内存芯片所连接的处理器的两对DQS差分信号引脚发出相同信号，并通过该组的DRAM内存芯片所连接的处理器的数据引脚发送数据到DRAM内存芯片。
6.根据权利要求5所述的一种DRAM内存驱动优化装置，其特征在于，
所述处理器用于获取从一组的DRAM内存芯片读取数据的数据读取请求；
所述处理器用于根据数据读取请求从驱动该组的DRAM内存芯片所连接的数据引脚所在的内存数据接口的DQS差分信号引脚获取差分信号，并通过该组的DRAM内存芯片所连接的处理器的数据引脚接收DRAM内存芯片的数据。
7.根据权利要求5所述的一种DRAM内存驱动优化装置，其特征在于：所述M位数据引脚为8位数据引脚。
8.根据权利要求5所述的一种DRAM内存驱动优化装置，其特征在于：所述DRAM内存芯片为N片。
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