CN112103275A - 硅光模块的封装方法及硅光模块 - Google Patents

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Abstract

本发明提供一种硅光模块的封装方法及硅光模块，其优点在于，该封装方法是晶圆级扇出形封装的方法，其能够提高带宽、提高集成度、改善散热、降低功耗、降低封装成本；同时该封装方法还形成了用于光纤插入的凹口，其使得光纤能够与硅光模块进行光纤耦合。本发明封装方法在提供了良好的封装工艺的同时还保证光纤能够与硅光模块耦合。

Description

硅光模块的封装方法及硅光模块
技术领域
本发明涉及光电领域，尤其涉及一种硅光模块的封装方法及硅光模块。
背景技术
目前半导体产业中涌现了许多新兴的大趋势应用，比如移动应用、大数据、人工智能 (AI)、5G、高性能计算(HPC)、物联网(IoT)、智能汽车、工业4.0和数据中心等。支持这些新兴大趋势的电子硬件需要高计算能力、高速度、更多带宽、低延迟、低功耗、更多功能、更多内存、系统级集成、各种传感器，以及最重要的低成本。
先进封装技术是满足各种性能要求和复杂异构集成需求的理想选择。晶圆级扇出形先进封装在比芯片更广的面积中构成凸块阵列，可对应配线密度较低的载板凸块接点尺寸与间距，因不使用既有打线，其内部连结较短，有利于缩减整体封装厚度，并可支持高速电信号的传输，且未使用打线与中介层，亦有助于降低成本。
硅光模块的封装涉及到将硅光芯片与功能芯片进行高速电互连，并与高速陶瓷基板或 PCB基板进行封装，通常使用打线或者倒装焊的封装方式。随着硅光模块的带宽、功耗、集成度等更高的性能要求，打线或者倒装焊的封装方式已经不能满足需求。先进封装技术是解决这些问题的必需途径。除了基于硅通孔TSV的2.5D/3D封装形式，晶圆级的扇出形封装也是提高带宽、提高集成度、改善散热、降低功耗、降低封装成本的可行方案。但是，硅光模块的封装不仅仅要考虑电的连接，更要考虑光的耦合，尤其是光纤耦合技术和激光器耦合技术，因此，晶圆级的扇出形封装方法的实施难度远远高于半导体领域。
应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
本发明所要解决的技术问题是，提供一种硅光模块的封装方法及硅光模块，该封装方法是晶圆级扇出形封装，在保证光纤能够与光纤模块进行光耦合的同时，提高带宽、提高集成度、改善散热、降低功耗、降低封装成本。
为了解决上述问题，本发明提供了一种硅光模块的封装方法，其包括如下步骤：提供至少一硅光芯片及至少一功能芯片，所述硅光芯片的第一表面具有电连接层，所述硅光芯片的至少一侧面具有用于光纤端面耦合的区域，牺牲层至少覆盖用于光纤端面耦合的区域，所述功能芯片的第一表面具有电连接层；将所述硅光芯片及所述功能芯片设置在载体晶圆上，所述硅光芯片的第一表面及所述功能芯片的第一表面与所述载体晶圆接触；塑封所述硅光芯片及所述功能芯片，形成至少一硅光模块单元，硅光模块单元包括至少一硅光芯片及至少一功能芯片；去除所述载体晶圆，以暴露出所述硅光芯片的第一表面及所述功能芯片的第一表面；形成重布线层，在硅光模块单元中，所述硅光芯片的电连接层及所述功能芯片的电连接层与所述重布线层电连接，所述重布线层用于将所述硅光芯片与所述功能芯片电连接，并将所述硅光芯片及所述功能芯片与外部器件电连接；切割形成多个彼此独立的硅光模块单元，暴露所述牺牲层；去除所述牺牲层，形成凹口，以暴露出所述硅光芯片用于光纤端面耦合的区域，且所述凹口用于支撑光纤。
在一实施例中，所述封装方法还包括硅光芯片的制备方法，所述硅光芯片的制备方法包括如下步骤：提供硅光晶圆，所述硅光晶圆包括多个硅光芯片单元，所述硅光芯片单元的第一表面具有电连接层，所述硅光芯片单元的至少一侧面具有用于光纤端面耦合的区域；在所述硅光晶圆上形成至少一沟槽，所述沟槽至少暴露出所述硅光芯片单元用于光纤端面耦合的区域；在所述沟槽中填充牺牲层，所述牺牲层覆盖所述硅光芯片单元用于光纤端面耦合的区域；切割所述硅光晶圆，形成所述硅光芯片，其中切割道经过所述沟槽，切割后，暴露所述牺牲层。
在一实施例中，所述硅光晶圆具有衬底层及设置在所述衬底层上的介质层，在所述硅光晶圆上形成至少一沟槽的步骤包括：在相邻的两个硅光芯片单元之间的区域依次去除所述介质层及部分衬底层而形成所述沟槽，所述沟槽底部位于所述衬底层中，切割所述硅光晶圆后，沟槽底部未被切割的衬底层被保留。
在一实施例中，所述牺牲层还覆盖所述硅光芯片的第一表面，则在去除所述载体晶圆的步骤中，所述硅光芯片的第一表面的牺牲层也被去除。
在一实施例中，所述牺牲层的材料为有机物。
在一实施例中，在将所述硅光芯片及所述功能芯片设置在所述载体晶圆上的步骤之前，还包括将所述硅光芯片及所述功能芯片与所述载体晶圆进行对准的步骤。
在一实施例中，在将所述硅光芯片及所述功能芯片设置在所述载体晶圆上的步骤之前，包括在所述载体晶圆表面形成粘结层的步骤，则所述硅光芯片及所述功能芯片通过所述粘结层粘结在所述载体晶圆表面。
本发明还提供一种采用上述的封装方法制备的硅光模块，其包括塑封体及设置在所述塑封体上的重布线层，所述塑封体的至少一侧面具有凹口，所述凹口允许光纤插入，至少一硅光芯片及至少一功能芯片设置在所述塑封体内，所述硅光芯片的至少一侧面具有用于光纤端面耦合的区域，所述用于光纤端面耦合的区域被暴露于所述凹口，所述重布线层与所述硅光芯片及所述功能芯片电连接，以将所述硅光芯片与所述功能芯片电互连及与外部器件电连接。
在一实施例中，所述硅光芯片包括衬底层及设置在所述衬底层上的介质层，所述介质层中设置有波导层，所述介质层的侧面被暴露于所述凹口，以作为所述硅光芯片用于光纤端面耦合的区域。
在一实施例中，所述衬底层的部分侧面也被暴露于所述凹口。
本发明的优点在于，该封装方法是晶圆级扇出形封装的方法，其能够提高带宽、提高集成度、改善散热、降低功耗、降低封装成本；同时该封装方法还形成了用于光纤插入的凹口，其使得光纤能够与硅光模块进行光纤耦合。也就是说，本发明封装方法在提供了良好的封装工艺的同时还保证光纤能够与硅光模块耦合。
附图说明
图1是本发明硅光模块的封装方法的步骤示意图；
图2A～图2G是本发明硅光模块的封装方法的工艺流程图；
图3A～图3D是硅光芯片的制备方法的一实施例的工艺流程图；
图4是本发明硅光模块的结构示意图。
具体实施方式
下面结合附图对本发明提供的硅光模块的封装方法及硅光模块的具体实施方式做详细说明。
图1是本发明硅光模块的封装方法的步骤示意图。请参阅图1，本发明硅光模块的封装方法包括如下步骤：步骤S10、提供至少一硅光芯片及至少一功能芯片，所述硅光芯片的第一表面设置有电连接层，所述硅光芯片的至少一侧面具有用于光纤端面耦合的区域，牺牲层至少覆盖用于光纤端面耦合的区域，所述功能芯片的第一表面具有电连接层；步骤S11、将所述硅光芯片及所述功能芯片设置在载体晶圆上，所述硅光芯片的第一表面及所述功能芯片的第一表面与所述载体晶圆接触；步骤S12、塑封所述硅光芯片及所述功能芯片，形成至少一硅光模块单元，硅光模块单元包括至少一硅光芯片及至少一功能芯片；步骤S13、去除所述载体晶圆，以暴露出所述硅光芯片的第一表面及所述功能芯片的第一表面；步骤S14、形成重布线层，在硅光模块单元中，所述硅光芯片的电连接层及所述功能芯片的电连接层与所述重布线层电连接，所述重布线层用于将所述硅光芯片与所述功能芯片电连接，并将所述硅光芯片及所述功能芯片与外部器件电连接；步骤S15、切割形成多个彼此独立的硅光模块单元，暴露所述牺牲层；步骤S16、去除所述牺牲层，形成凹口，以暴露出所述硅光芯片用于光纤端面耦合的区域，且所述凹口用于支撑光纤。
图2A～图2G是本发明硅光模块的封装方法的工艺流程图。
请参阅步骤S10及图2A，提供至少一硅光芯片200及至少一功能芯片210。由于本发明封装方法为晶圆级的封装，则可提供多个硅光芯片200及多个功能芯片210，其中，在附图中仅示意性地绘示两个硅光芯片200及两个功能芯片210。
由于本发明并未涉及硅光芯片200内部结构的改进，所以与本发明技术方案不相关的所述硅光芯片200的内部结构并未示出。所述硅光芯片200的第一表面200A设置有电连接层201。具体地说，在所述电连接层201中设置有多个电连接点2010，所述电连接点2010可与外部的不同结构电连接。例如，一部分电连接点可与功能芯片210的电连接点电连接，另一部分电连接点可以与外部器件电连接。所述硅光芯片200的至少一侧面具有用于光纤端面耦合的区域200B。所述用于光纤端面耦合的区域200B指的是形成硅光模块后需要与光纤对接的区域。所述硅光芯片200可仅在一个侧面设置用于光纤端面耦合的区域200B，也可在两个及以上的侧面设置用于光纤端面耦合的区域200B。在本实施例中，以所述硅光芯片200仅在一个侧面设置用于光纤端面耦合的区域200B为例进行说明。
牺牲层202至少覆盖用于光纤端面耦合的区域200B。所述牺牲层202可保护所述用于光纤端面耦合的区域200B，以避免在封装操作过程中用于光纤端面耦合的区域200B被破坏。所述牺牲层202可以仅覆盖用于光纤端面耦合的区域200B，也可以既覆盖所述硅光芯片用于光纤端面耦合的区域200B，又覆盖所述第一表面200A。例如，在本实施例中，所述牺牲层202既覆盖所述硅光芯片200用于光纤端面耦合的区域200B，也覆盖所述第一表面200A。
所述功能芯片210的第一表面210A具有电连接层211。具体地说，在所述电连接层211 中设置有多个电连接点2110，所述电连接点2110可与外部的不同结构电连接。例如，一部分电连接点可与硅光芯片200的电连接点电连接，另一部分电连接点可以与外部器件电连接。所述功能芯片210包括但不限于本领域技术人员熟知的用硅光模块的功能芯片，例如，电驱动芯片。
其中，本发明还提供了上述硅光芯片的制备方法的一个实施例。图3A～图3D是硅光芯片的制备方法的一实施例的工艺流程图。
请参阅图3A，提供硅光晶圆300，所述硅光晶圆300包括多个硅光芯片单元301。在图3A中示意性地绘示三个硅光芯片单元301。
所述硅光芯片单元301的第一表面301A具有电连接层302。所述电连接层302中设置有多个电连接点3020，所述电连接点3020可与外部的不同结构电连接。所述硅光芯片单元的至少一侧面具有用于光纤端面耦合的区域301B(绘示于图3B)。在本实施例中，所述硅光晶圆300具有衬底层310及设置在所述衬底层310上的介质层320，在所述介质层320中设置有波导层321，所述电连接层302设置在所述介质层320上。其中，所述衬底层310、所述介质层320、所述波导层321及所述电连接层302均为本领域技术人员熟知的用硅光模块的结构。例如，所述衬底层310包括但不限于硅衬底，所述介质层320包括但不限于氧化物层，所述波导层321包括但不限于硅、氮化硅或者是通过特殊设计的二氧化硅或氮氧化硅。
所述硅光晶圆300可包括SOI衬底晶圆及基于氮化硅的晶圆。对于SOI衬底晶圆，其包括Si衬底、2微米或者3微米厚的二氧化硅埋氧层(BOX)以及二氧化硅埋氧层上面的外延硅层，外延硅层一般厚度为几百纳米到几微米，其中所述外延硅层可作为波导层。对于基于氮化硅的晶圆，硅衬底上形成较厚的二氧化硅层，在二氧化硅层上沉积氮化硅层，其中所述氮化硅层作为波导层。请参阅图3B，在所述硅光晶圆300上形成至少一沟槽303，所述沟槽303至少暴露出所述硅光芯片单元301用于光纤端面耦合的区域301B。具体地说，可采用刻蚀工艺形成所述沟槽303。在本实施例中，可采用刻蚀工艺依次去除所述介质层 320及部分衬底层310而形成所述沟槽303，所述沟槽303底部位于所述衬底层310中。在本发明其他实施例中，所述沟槽303也可贯穿所述衬底层310。
请参阅图3C，在所述沟槽303中填充牺牲层304。所述牺牲层304覆盖所述硅光芯片单元301用于光纤端面耦合的区域301B。在本实施例中，所述牺牲层304填充满所述沟槽303，且所述牺牲层304覆盖所述硅光芯片单元301的第一表面301A。在本发明其他实施例中，所述牺牲层304可仅覆盖所述硅光芯片单元301用于光纤端面耦合的区域。
请参阅图3D，切割所述硅光晶圆300，形成所述硅光芯片200。其中，切割所述硅光晶圆300时的切割道经过所述沟槽303，则切割后，在所述硅光模块单元301的侧面所述牺牲层304被暴露。进一步，在本实施例中，沟槽303底部未被切割的衬底层310被保留，即所述衬底层310的侧面形成台阶构型。
本发明仅列举了硅光芯片的上述的制备方法，可以理解的是，本领域技术人员也可采用其他常规方法形成所述硅光芯片。
请继续参阅步骤S11及图2B，将所述硅光芯片200及所述功能芯片210设置在载体晶圆220上。也就是说，所述硅光芯片200相对于所述载体晶圆220固定，所述功能芯片210相对于所述载体晶圆220固定。所述载体晶圆220的材料包括但不限于硅或者玻璃。其中，所述硅光芯片200的第一表面200A及所述功能芯片210的第一表面210A与所述载体晶圆 220接触，即所述硅光芯片200具有电连接层201的第一表面200A与所述载体晶圆220固定连接，所述功能芯片210具有电连接层211的第一表面210A与所述载体晶圆220固定连接。
进一步，在本实施例中，在步骤S11之前还包括在所述载体晶圆220表面形成粘结层 230的步骤，则请参阅图2B，所述硅光芯片200及所述功能芯片210通过所述粘结层230粘结在所述载体晶圆220表面。所述粘结层230的材料包括但不限于有机物。其中，在本实施例中，由于所述牺牲层202也覆盖所述第一表面200A，则在实施本步骤后，所述牺牲层202与所述粘结层230接触。
进一步，在步骤S11之前，还包括将所述硅光芯片200及所述功能芯片210与所述载体晶圆220进行对准步骤。具体地说，在本发明一实施例中，在将所述硅光芯片200及所述功能芯片210放置在载体晶圆220上时，会将所述硅光芯片200及所述功能芯片210与载体晶圆220的边缘进行对准。其中，对准精度可在0.1mm左右。在本发明另一实施例中，为了具有更高的对准精度，在载体晶圆220上首先制备好对准标记，在放置所述硅光芯片 200及所述功能芯片210时将所述硅光芯片200及所述功能芯片210与预先做好的对准标记进行对准。
请继续参阅步骤S12及图2C，塑封所述硅光芯片200及所述功能芯片210，形成至少一硅光模块单元240，硅光模块单元240包括至少一硅光芯片200及至少一功能芯片210。在本实施例中，硅光模块单元240包括一个硅光芯片200及一个功能芯片210，而在本发明其他实施例中，所述硅光模块单元也可以包括多个硅光芯片200及多个功能芯片210，本文对此不进行限定。其中，塑封方法为本领域技术人员熟知的方法，塑封材料包括但不限于环氧树脂及高掺杂硅的复合材料。在塑封后，所述硅光芯片200及所述功能芯片210被所述载体晶圆220遮挡的表面未被塑封料覆盖，用于塑封的塑封料形成塑封体260。
请继续参阅步骤S13及图2D，去除所述载体晶圆220，以暴露出所述硅光芯片200的第一表面200A及所述功能芯片210的第一表面210A。在本实施例中，同时去除所述粘结层230及与所述粘结层230接触的所述牺牲层202。其中，可采用湿法或者干法刻蚀的方法去除所述粘结层230及所述牺牲层202。去除所述载体晶圆220、粘结层230及牺牲层202 后，所述硅光芯片200的电连接层201、所述功能芯片210的电连接层211及所述塑封体 260的下表面被暴露。
请参阅步骤S14及图2E，形成重布线层250。在硅光模块单元240中，所述硅光芯片200的电连接层201及所述功能芯片210的电连接层211与所述重布线层250电连接，所述重布线层250用于将所述硅光芯片200与所述功能芯片210电连接，并将所述硅光芯片200 及所述功能芯片210与外部器件电连接。所述重布线层250为本领域常规的电连接结构，其内部设置有电连接线路，例如所述重布线层250包括但不限于一层或多层铜布线层。所述硅光芯片200的电连接层与所述重布线层250内的电连接线路连接，所述功能芯片210 的电连接层与所述重布线层250内的电连接线路连接，进而能够实现所述硅光芯片200与所述功能芯片210的电互连。同时，所述硅光芯片200的电连接层201还能够通过所述重布线层250与位于所述重布线层端面的引脚251电连接，所述功能芯片210的电连接层211 也能够通过所述重布线层250与位于所述重布线层表面的引脚251电连接。所述引脚251 将与高速陶瓷衬底或者印刷电路板的基板相连接，对功能芯片进行供电以及用于电信号的输出。在所述重布线层250上制作引脚251为本领域常规结构，不再赘述。
其中，在本实施中，所述重布线层250覆盖所述硅光芯片200、所述功能芯片210裸露的表面及所述塑封体260的下表面，位于所述硅光芯片200的下表面的牺牲层202也被所述重布线层250覆盖。
请参阅步骤S15及图2F，切割形成多个彼此独立的硅光模块单元240，暴露所述牺牲层202。具体地说，切割道至少要经过所述牺牲层202的侧面或者经过所述牺牲层202，以确保所述牺牲层202能够被切割，并在切割后被暴露，以利于后续工艺的进行。
请参阅步骤S16及图2G，去除所述牺牲层202。其中，若所述牺牲层202为有机物，则一般可以通过湿法刻蚀的方法清洗去除。牺牲层202被去除后，在所述牺牲层202的原始位置形成凹口270。由于牺牲层202覆盖所述硅光芯片用于光纤端面耦合的区域200B，则在牺牲层202被去除后，所述硅光芯片用于光纤端面耦合的区域被暴露于所述凹口270。硅光芯片的用于光纤端面耦合的区域就能够与外部光纤相耦合，进行光的输入和输出。所述凹口270用于支撑光纤，也就是说，当外部光纤与所述硅光芯片200耦合时，所述光纤可插入所述凹口270，所述凹口270起到导向及支撑所述光纤端面的作用。
本发明硅光模块的封装方法是晶圆级扇出形封装的方法，其能够提高带宽、提高集成度、改善散热、降低功耗、降低封装成本；同时该封装方法还形成了用于光纤插入的凹口，其使得光纤能够与硅光模块进行光纤耦合。也就是说，本发明封装方法在提供了良好的封装工艺的同时还能够保证光纤能够与硅光模块耦合。
本发明还提供一种采用上述封装方法制备的硅光模块。图4是本发明硅光模块的结构示意图。请参阅图4，本发明硅光模块包括塑封体400及设置在所述塑封体400上的重布线层410。
所述塑封体400的至少一侧面具有凹口401。所述凹口401朝向所述塑封体400的内部凹陷。所述凹口401允许光纤(附图中未绘示)插入，以进行光的输入与输出。在本实施例中，所述塑封体400的一个侧面具有凹口401，在本发明其他实施例中，所述塑封体400 的多个侧面具有凹口401。
至少一硅光芯片402设置在所述塑封体400内。在本实施例中，所述硅光模块包括一个硅光芯片402，在本发明其他实施例中，所述硅光模块也可以包括多个硅光芯片。所述硅光芯片402的至少一侧面具有用于光纤端面耦合的区域402B。所述用于光纤端面耦合的区域402B被暴露于所述凹口401。
进一步，所述硅光芯片402包括衬底层4021及设置在所述衬底层4021上的介质层4022。所述介质层4022中设置有波导层，所述介质层4022的侧面被暴露于所述凹口401，以作为所述硅光芯片用于光纤端面耦合的区域。所述硅光芯片的用于光纤端面耦合的区域402B的结构为本领域硅光芯片的常规结构，不再赘述。进一步，所述衬底层4021的部分侧面也被暴露于所述凹口401，从而使得所述凹口401能够为光纤提供更好的支撑。
至少一功能芯片403设置在所述塑封体400内。在本实施例中，所述硅光模块包括一个功能芯片403，在本发明其他实施例中，所述硅光模块也可以包括多个功能芯片403。所述功能芯片403包括但不限于本领域技术人员熟知的用硅光模块的功能芯片，例如，电驱动芯片。
所述重布线层410与所述硅光芯片402及所述功能芯片403电连接，以将所述硅光芯片402与所述功能芯片403电互连及与外部器件电连接。具体地说，所述重布线层410与所述硅光芯片402的电连接层4023连接，并与所述功能芯片403的电连接层4031电连接，从而能够实现所述硅光芯片402与所述功能芯片403电互连及所述硅光芯片402与所述功能芯片403与外部器件的电连接。进一步，在所述重布线层410的表面具有多个引脚411，所述硅光芯片402的电连接层4023及所述功能芯片403的电连接层4031通过所述重布线层410连接至所述引脚411。
在本发明中，所述塑封体400侧面形成凹口401，其能够便于光纤与所述硅光模块的结合，从而提高光纤与硅光模块的光耦合性能。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种硅光模块的封装方法，其特征在于，包括如下步骤：
提供至少一硅光芯片及至少一功能芯片，所述硅光芯片的第一表面具有电连接层，所述硅光芯片的至少一侧面具有用于光纤端面耦合的区域，牺牲层至少覆盖用于光纤端面耦合的区域，所述功能芯片的第一表面具有电连接层；
将所述硅光芯片及所述功能芯片设置在载体晶圆上，所述硅光芯片的第一表面及所述功能芯片的第一表面与所述载体晶圆接触；
塑封所述硅光芯片及所述功能芯片，形成至少一硅光模块单元，所述硅光模块单元包括至少一硅光芯片及至少一功能芯片；
去除所述载体晶圆，以暴露出所述硅光芯片的第一表面及所述功能芯片的第一表面；
形成重布线层，在硅光模块单元中，所述硅光芯片的电连接层及所述功能芯片的电连接层与所述重布线层电连接，所述重布线层用于将所述硅光芯片与所述功能芯片电连接，并将所述硅光芯片及所述功能芯片与外部器件电连接；
切割形成多个彼此独立的硅光模块单元，暴露所述牺牲层；
去除所述牺牲层，形成凹口，以暴露出所述硅光芯片用于光纤端面耦合的区域，且所述凹口用于支撑光纤。
2.根据权利要求1所述的硅光模块的封装方法，其特征在于，所述封装方法还包括硅光芯片的制备方法，所述硅光芯片的制备方法包括如下步骤：
提供硅光晶圆，所述硅光晶圆包括多个硅光芯片单元，所述硅光芯片单元的第一表面具有电连接层，所述硅光芯片单元的至少一侧面具有用于光纤端面耦合的区域；
在所述硅光晶圆上形成至少一沟槽，所述沟槽至少暴露出所述硅光芯片单元用于光纤端面耦合的区域；
在所述沟槽中填充牺牲层，所述牺牲层覆盖所述硅光芯片单元用于光纤端面耦合的区域；
切割所述硅光晶圆，形成所述硅光芯片，其中切割道经过所述沟槽，切割后，暴露所述牺牲层。
3.根据权利要求2所述的硅光模块的封装方法，其特征在于，所述硅光晶圆具有衬底层及设置在所述衬底层上的介质层，在所述硅光晶圆上形成至少一沟槽的步骤包括：在相邻的两个硅光芯片单元之间的区域依次去除所述介质层及部分衬底层而形成所述沟槽，所述沟槽底部位于所述衬底层中，切割所述硅光晶圆后，沟槽底部未被切割的衬底层被保留。
4.根据权利要求1～3任意一项所述的硅光模块的封装方法，其特征在于，所述牺牲层还覆盖所述硅光芯片的第一表面，则在去除所述载体晶圆的步骤中，所述硅光芯片的第一表面的牺牲层也被去除。
5.根据权利要求1～3任意一项所述的硅光模块的封装方法，其特征在于，所述牺牲层的材料为有机物。
6.根据权利要求1～3任意一项所述的硅光模块的封装方法，其特征在于，在将所述硅光芯片及所述功能芯片设置在所述载体晶圆上的步骤之前，还包括将所述硅光芯片及所述功能芯片与所述载体晶圆进行对准的步骤。
7.根据权利要求1～3任意一项所述的硅光模块的封装方法，其特征在于，在将所述硅光芯片及所述功能芯片设置在所述载体晶圆上的步骤之前，包括在所述载体晶圆表面形成粘结层的步骤，则所述硅光芯片及所述功能芯片通过所述粘结层粘结在所述载体晶圆表面。
8.一种采用权利要求1～7任意一项所述的封装方法制备的硅光模块，其特征在于，包括塑封体及设置在所述塑封体上的重布线层，所述塑封体的至少一侧面具有凹口，所述凹口允许光纤插入，至少一硅光芯片及至少一功能芯片设置在所述塑封体内，所述硅光芯片的至少一侧面具有用于光纤端面耦合的区域，所述用于光纤端面耦合的区域被暴露于所述凹口，所述重布线层与所述硅光芯片及所述功能芯片电连接，以将所述硅光芯片与所述功能芯片电互连及与外部器件电连接。
9.根据权利要求8所述的硅光模块，其特征在于，所述硅光芯片包括衬底层及设置在所述衬底层上的介质层，所述介质层中设置有波导层，所述介质层的侧面被暴露于所述凹口，以作为所述硅光芯片用于光纤端面耦合的区域。
10.根据权利要求9所述的硅光模块，其特征在于，所述衬底层的部分侧面也被暴露于所述凹口。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023138203A1 (zh) * 2022-01-21 2023-07-27 长鑫存储技术有限公司 一种芯片的处理方法及预键合晶圆结构
WO2024036450A1 (zh) * 2022-08-15 2024-02-22 广东省科学院半导体研究所 填埋式三维扇出封装结构及其制备方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114296191B (zh) * 2021-12-31 2023-11-17 中天宽带技术有限公司 硅光组件及硅光组件的封装方法
CN114488439B (zh) * 2022-03-07 2023-09-19 青岛海信宽带多媒体技术有限公司 一种光模块
CN117250702B (zh) * 2023-11-20 2024-02-23 之江实验室 一种光电共封装模块及光电共封装方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6257772B1 (en) * 1998-09-18 2001-07-10 Sumitomo Electric Industries, Ltd. Photodiode module
CN102590959A (zh) * 2011-01-07 2012-07-18 智原科技股份有限公司 光纤连接装置
US20150295098A1 (en) * 2014-04-11 2015-10-15 Fujitsu Limited Chip package
CN105226107A (zh) * 2015-08-26 2016-01-06 中国科学院微电子研究所 一种背向散射光栅耦合封装结构的光子芯片及其制造方法
US20170047312A1 (en) * 2015-08-13 2017-02-16 International Business Machines Corporation Packaging optoelectronic components and cmos circuitry using silicon-on-insulator substrates for photonics applications
CN106959488A (zh) * 2015-10-29 2017-07-18 三星电子株式会社 光学集成电路封装
CN108735688A (zh) * 2017-04-14 2018-11-02 谷歌有限责任公司 用于高数据速率的硅光子ic的集成
CN108963035A (zh) * 2018-07-30 2018-12-07 安徽科技学院 一种带侧面保护的cob封装光电芯片的制作方法
CN208444041U (zh) * 2018-07-16 2019-01-29 上海新微技术研发中心有限公司 三维集成光互连芯片

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8805132B2 (en) * 2010-12-08 2014-08-12 International Business Machines Corporation Integrated circuit package connected to a data transmission medium

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6257772B1 (en) * 1998-09-18 2001-07-10 Sumitomo Electric Industries, Ltd. Photodiode module
CN102590959A (zh) * 2011-01-07 2012-07-18 智原科技股份有限公司 光纤连接装置
US20150295098A1 (en) * 2014-04-11 2015-10-15 Fujitsu Limited Chip package
US20170047312A1 (en) * 2015-08-13 2017-02-16 International Business Machines Corporation Packaging optoelectronic components and cmos circuitry using silicon-on-insulator substrates for photonics applications
CN105226107A (zh) * 2015-08-26 2016-01-06 中国科学院微电子研究所 一种背向散射光栅耦合封装结构的光子芯片及其制造方法
CN106959488A (zh) * 2015-10-29 2017-07-18 三星电子株式会社 光学集成电路封装
CN108735688A (zh) * 2017-04-14 2018-11-02 谷歌有限责任公司 用于高数据速率的硅光子ic的集成
CN208444041U (zh) * 2018-07-16 2019-01-29 上海新微技术研发中心有限公司 三维集成光互连芯片
CN108963035A (zh) * 2018-07-30 2018-12-07 安徽科技学院 一种带侧面保护的cob封装光电芯片的制作方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023138203A1 (zh) * 2022-01-21 2023-07-27 长鑫存储技术有限公司 一种芯片的处理方法及预键合晶圆结构
WO2024036450A1 (zh) * 2022-08-15 2024-02-22 广东省科学院半导体研究所 填埋式三维扇出封装结构及其制备方法

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