CN112071341A - 感测放大器电路结构 - Google Patents

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Abstract

本发明公开了一种感测放大器电路结构，包含MOS管M1～M9，电容C1～C2；所述M1的源极接电源Vdd,其栅极与漏极短接，且漏极接M3的漏极。M2的源极接电源Vdd，M2的栅极接M4的栅极，M2的漏极接M4的漏极；M3的栅极接M2的漏极，并在此形成第一节点RFC；M4的源极接地；M5的源极接电源Vdd，M5的漏极接M7的漏极；所述M6管的源极接电源Vdd，漏极接M8的漏极，M8的源极接地；所述M8的栅极接M7的源极，所述M7的栅极接M8的漏极，形成第二节点C；所述M5的漏极形成第三节点E；所述M9的源极接电源Vdd,M9的栅极与其漏极短接，且与第六MOS管的栅极相接，输出调整电流Ifix；所述第一电容C1跨接于电源Vdd与M1、M5的栅极之间；所述第二电容C2跨接于电源Vdd与M6、M9的栅极之间。

Description

感测放大器电路结构
技术领域
本发明涉及半导体器件领域，特别是指一种SRAM存储器的感测放大器电路结构。
背景技术
静态随机随取存储器(Static Random Access Memory,SRAM)常用于集成电路之中。SRAM存储器的优点在于不必依靠刷新的动作即可保有数据。SRAM存储器可具有不同数目的晶体管，且通常以其具有晶体管的数目命名，举例而言，6T SRAM、8T SRAM等。一晶体管通常作为一数据闩锁，并用以存储一数据位，而其他加入的晶体管则可作为控制该晶体管存取之用。通常将SRAM存储器编排成具有多个行与列的阵列。一般来说，SRAM存储器的各个行分别连接至一字元线，目的在判断正在使用的SRAM存储器是否被选取。该SRAM存储器的各列连接至一位元线(或一对位元线)，目的在将一数据位元存储至所选取的SRAM存储器，或从所选取的SRAM存储器中读取数据位元。
暂存器文件位于中央处理器(central processing unit，CPU)的处理器暂存器阵列。集成电路上的暂存器文件通常由快速SRAM所构成，且具有多个端口(port)，而一般多端口SRAM却通常通过相同的端口进行读取或写入操作。
随着集成电路的体积逐渐缩小，集成电路的操作电压也随之减低，同样的情形也发生于存储器电路的操作电压上，用以衡量SRAM存储器的数据位元是否能够可靠存取的读取及写入边限(read及write margin)也跟着缩小。由于静态噪音的存在，缩小的读取及写入边限将增加读取及写入操作时的错误率。就记忆单元的单端感测(single endedsensing)而言，预充电的区域位元线是保持在预充电电平，抑或放电至接地电平，皆取决于位元格中所存储的数据。在进行低频操作时，当该区域位元线保持在浮动状态，而晶格中又不具有数据值以使该区域位元线放电时，则传导栅(在同一列中的晶格)上的漏电流将使该区域位元线放电至零位面，因而造成错误感测(false sensing)的现象。为了避免错误感测的发生，可通过配置一小电流预充装置(例如一保持器电路)而将该区域位元线保持在Vdd准位。
图1为一传统的存储器件中的感测放大器电路示意图，包含有第一～第八MOS管(M1～M8)，其中M1、M2、M5、M6为PMOS，M3、M4、M7、M8为NMOS。具体连接如图1所示，图中可以看作左右两个部分，图中左侧的M1～M4以及其下方连接的存储单元为参考单元，M5～M8及其下方连接的存储单元为镜像单元，在电流中参考单元的状态保持不变，而镜像单元会进行数据读写及擦除等编程作业，镜像单元与参考单元进行状态比较以确定镜像单元的状态。图中M1，M2、M5、M6四个PMOS管对都对电源电压Vdd的噪声非常敏感，尤其是M6管，微小的电源Vdd噪声都会导致节点C和节点E产生极大的波动。节点C电压会受到Vdd电压波动的影响，当Vdd突然上升时，节点C电压被抬高，M7导通，E点电压出现下降，当低于参考单元节点RFE的电位时，可能导致读操作结果出错。
发明内容
本发明所要解决的技术问题在于提供一种感测放大器电路结构，适用于flash存储器中的存储单元的数据输出，所述的感测放大器电路结构包括：
第一～第九MOS管，以及第一、第二电容；
所述第一MOS的源极接电源Vdd,其栅极与漏极短接，且漏极接第三MOS管的漏极；
所述第二MOS管的源极接电源Vdd，第二MOS管的栅极接第四MOS管的栅极，第二MOS管的漏极接第四MOS管的漏极；
所述第三MOS管的栅极接第二MOS管的漏极，并在此形成第一节点RFC；
所述第四MOS管的源极接地；
所述第五MOS管的源极接电源Vdd，第五MOS的漏极接第七MOS的漏极；
所述第六MOS管的源极接电源Vdd，漏极接第八MOS管的漏极，第八MOS管的源极接地；
所述第八MOS管的栅极接第七MOS管的源极，所述第七MOS管的栅极接第八MOS管的漏极，形成第二节点C；
所述第五MOS管的漏极形成第三节点E；
所述第九MOS管的源极接电源Vdd,第九MOS管的栅极与其漏极短接，且与第六MOS管的栅极相接，输出调整电流；
所述第一电容跨接于电源Vdd与第一、第五MOS管的栅极之间；
所述第二电容跨接于电源Vdd与第六、第九MOS管的栅极之间。
进一步地改进是，所述的第一、第二、第五、第六、第九MOS管为PMOS管，所述第三、第四、第七、第八MOS管为NMOS管。
进一步地改进是，所述的感测放大器电路还外接存储单元，所述的存储单元包含一个电容及一个存储管；所述的电容与存储管并联后，并联的一端接第三MOS管，并联的另一端接地，存储管的栅极为存储单元的字线；第七MOS管的源极接另一个存储单元，且引出另一个存储单元的字线。
进一步地改进是，所述的第一、第三、第六MOS管对电源Vdd的电压噪声敏感，导致第一、第二节点的电位波动，当电源Vdd的电压突然上升时，第一、第二节点的电位升高，使第三、第七MOS管导通，第三节点电位下降，使得对存储单元的读操作出错。
进一步地改进是，所述第一、第二电容能追踪电源Vdd的电压抖动，防止第五、第七MOS管突然开启导致的第三节点电压下降。
进一步地改进是，所述的第六、第九MOS管构成一个理想电流源，降低电源Vdd的电压抖动对第二节点C的影响。
进一步地改进是，所述的第一～第四MOS管以及与其相连的存储单元构成参考单元，第五～第八MOS管以及与其相连的存储单元构成参考单元的镜像单元，参考单元的存储单元状态保持不变，镜像单元的存储单元会被读写数据、擦除；将镜像单元的存储单元与参考单元的存储单元的状态进行比较，确定镜像单元的存储单元的状态并输出数据。
本发明所述的感测放大器电路结构，通过增加电容C1、C2最终电源Vdd的电压波动，防止第七MOS管的突然开启，同时形成一个由M6、M9组成的理想电流源，使得第二节点C受到影响更小。
附图说明
图1是现有的感测放大器电路结构图。
图2是本发明提供的感测放大器的电路结构图。
具体实施方式
本发明所述的感测放大器电路结构，适用于flash存储器中的存储单元的数据输出，所述的感测放大器电路结构如图2所示，包括：
第一～第九MOS管(M1～M9)，以及第一、第二电容(C1～C2)。
其中M1、M2、M5、M6、M9为PMOS，M3、M4、M7、M8为NMOS。
所述M1的源极接电源Vdd,其栅极与漏极短接，且漏极接M3的漏极。
所述M2的源极接电源Vdd，M2的栅极接M4的栅极，M2的漏极接第四MOS管的漏极；
所述M3的栅极接M2的漏极，并在此形成第一节点RFC；
所述M4的源极接地；
所述M5的源极接电源Vdd，M5的漏极接M7的漏极；
所述M6管的源极接电源Vdd，漏极接M8的漏极，M8的源极接地；
所述M8的栅极接M7的源极，所述M7的栅极接M8的漏极，形成第二节点C；
所述M5的漏极形成第三节点E；
所述M9的源极接电源Vdd,M9的栅极与其漏极短接，且与第六MOS管的栅极相接，输出调整电流Ifix；
所述第一电容C1跨接于电源Vdd与M1、M5的栅极之间；
所述第二电容C2跨接于电源Vdd与M6、M9的栅极之间。
M3、M7的源端还分别接有一个存储单元，也就是存储单元的位线bl接在M3、M7的源端。所述的存储单元包含一个电容Cbl及一个存储管；存储管的栅极为存储单元的字线WL。
由于M6管对电源Vdd的电压噪声敏感，导致第二节点C的电位波动，当电源Vdd的电压突然上升时，第二节点C的电位升高，使M7管导通，第三节点E电位下降，使得对存储单元的读操作出错。
通过增加的电容C1、C2，所述C1、C2能追踪电源Vdd的电压抖动，防止M5、M7管突然开启导致的第三节点电压E下降。其中C1主要追踪电源Vdd波动对M1、M5管的影响，C2能追踪电源Vdd对M6、M9管栅极电压的影响，M6、M9管构成一个理想电流源，降低电源Vdd的电压抖动对第六MOS管的影响。
对上述电路进行仿真后结果显示，当Vdd出现电压波动时，第三节点E的电位不再受到干扰，电路的稳定性得到提升。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种感测放大器电路结构，适用于flash存储器中的存储单元的数据输出，其特征在于：所述的感测放大器电路结构包括：
第一～第九MOS管，以及第一、第二电容；
所述第一MOS的源极接电源Vdd,其栅极与漏极短接，且漏极接第三MOS管的漏极；
所述第二MOS管的源极接电源Vdd，第二MOS管的栅极接第四MOS管的栅极，第二MOS管的漏极接第四MOS管的漏极；
所述第三MOS管的栅极接第二MOS管的漏极，并在此形成第一节点；
所述第四MOS管的源极接地；
所述第五MOS管的源极接电源Vdd，第五MOS的漏极接第七MOS的漏极；
所述第六MOS管的源极接电源Vdd，漏极接第八MOS管的漏极，第八MOS管的源极接地；
所述第八MOS管的栅极接第七MOS管的源极，所述第七MOS管的栅极接第八MOS管的漏极，形成第二节点；
所述第五MOS管的漏极形成第三节点；
所述第九MOS管的源极接电源Vdd,第九MOS管的栅极与其漏极短接，且与第六MOS管的栅极相接，输出调整电流；
所述第一电容跨接于电源Vdd与第一、第五MOS管的栅极之间；
所述第二电容跨接于电源Vdd与第六、第九MOS管的栅极之间。
2.如权利要求1所述的感测放大器电路结构，其特征在于：所述的第一、第二、第五、第六、第九MOS管为PMOS管，所述第三、第四、第七、第八MOS管为NMOS管。
3.如权利要求1所述的感测放大器电路结构，其特征在于：所述的感测放大器电路还外接存储单元，所述的存储单元包含一个电容及一个存储管；所述的电容与存储管并联后，并联的一端接第三MOS管，并联的另一端接地，存储管的栅极为存储单元的字线；第七MOS管的源极接另一个存储单元，且引出另一个存储单元的字线。
4.如权利要求1所述的感测放大器电路结构，其特征在于：所述第一、第二电容能追踪电源Vdd的电压抖动，防止第五、第七MOS管突然开启导致的第三节点电压下降。
5.如权利要求1所述的感测放大器电路结构，其特征在于：所述的第六、第九MOS管构成一个理想电流源，电容C2连接在第六MOS管的栅端，降低电源Vdd的电压抖动对第六MOS管的影响。
6.如权利要求1所述的感测放大器电路结构，其特征在于：所述的第一～第四MOS管以及与其相连的存储单元构成参考单元，第五～第八MOS管以及与其相连的存储单元构成参考单元的镜像单元，参考单元的存储单元状态保持不变，镜像单元的存储单元会被读写数据、擦除；将镜像单元的存储单元与参考单元的存储单元的状态进行比较，确定镜像单元的存储单元的状态并输出数据。
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