CN112054050B - 瞬态电压抑制二极管结构及其制作方法 - Google Patents

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Abstract

本发明提供了一种瞬态电压抑制二极管结构及其制作方法，在半导体叠层内设置若干隔离环，若干隔离环将半导体叠层隔成若干叠层单元；分别在半导体叠层的上表面与下表面对应形成第一电极与第二电极，第一电极与第二电极连续分布于各个叠层单元。换言之，每个叠层单元对应一个瞬态电压抑制子二极管，各个瞬态电压抑制子二极管并联。瞬态电压抑制二极管反向使用时，各个瞬态电压抑制子二极管由于并联，因而各个叠层单元，具体地，各个叠层单元靠近隔离环处都可提供IPP浪涌电流的流动通道，减小各个流动通道内的IPP浪涌电流大小，以提高瞬态电压抑制二极管器件抗IPP浪涌电流能力。

Description

瞬态电压抑制二极管结构及其制作方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种瞬态电压抑制二极管结构及其制作方法。
背景技术
瞬态电压抑制二极管(Transient Voltage Suppressor，TVS)，当两极受到反向瞬态高能量冲击时，能有效地保护电子线路中的精密元器件，免受各种浪涌脉冲的损坏。
图1是单向瞬态电压抑制二极管的伏安特性曲线。参照图1所示，瞬态电压抑制二极管正向使用时，正向导通电流IF与正向电压VF之间的伏安曲线与普通二极管相同。
仍参照图1所示，瞬态电压抑制二极管反向使用时，反向导通电流IR与反向电压VR之间的关系为：在瞬态峰值脉冲电流作用下，流过瞬态电压抑制二极管的电流，由原来的反向漏电流IRWM上升到IBR时，其两极呈现的电压由额定反向关断电压VRWM上升到击穿电压VBR，瞬态电压抑制二极管被击穿；随着峰值脉冲电流的出现，流过瞬态电压抑制二极管的电流达到峰值脉冲电流IPP。两极的电压被箝位到预定的最大箝位电压VCL以下。而后，随着脉冲电流按指数衰减，瞬态电压抑制二极管两极的电压也不断下降，最后恢复到起始状态。
然而，现有的瞬态电压抑制二极管器件抗IPP浪涌电流能力相对较差。
有鉴于此，本发明提供一种新的瞬态电压抑制二极管结构及其制作方法，以提高瞬态电压抑制二极管器件抗IPP浪涌电流能力。
发明内容
本发明的发明目的是提供一种瞬态电压抑制二极管结构及其制作方法，以提高瞬态电压抑制二极管器件抗IPP浪涌电流能力。
为实现上述目的，本发明提供一种瞬态电压抑制二极管结构，包括：
半导体叠层，所述半导体叠层自下而上至少包括衬底以及外延层，所述外延层的掺杂类型与所述衬底的掺杂类型相反；所述半导体叠层内具有若干隔离环，所述若干隔离环将半导体叠层隔成若干叠层单元；
第一电极，连续分布于各个叠层单元的上表面；
第二电极，连续分布于各个叠层单元的下表面。
可选地，所述半导体叠层自下而上包括衬底以及外延层，所述瞬态电压抑制二极管结构为单向瞬态电压抑制二极管结构；或所述外延层内具有离子注入层，所述离子注入层的掺杂类型与所述外延层的掺杂类型相反，所述瞬态电压抑制二极管结构为双向瞬态电压抑制二极管结构。
可选地，所述多个叠层单元为多个重复的元胞。
可选地，所述隔离环为沟槽隔离结构。
可选地，所述叠层单元的横截面为三角形、四边形或四边形以上的多边形、圆形、或环形。
可选地，所述叠层单元的横截面呈正三角形、正四边形或正四边形以上的正多边形。
可选地，所述多个叠层单元包括第一叠层单元、第二叠层单元、……第N叠层单元；第一叠层单元为圆柱形、第二叠层单元为围绕所述第一叠层单元的环形柱、第M叠层单元为围绕所述第M-1叠层单元的环形柱，所述N≥M≥3。
可选地，所述衬底的掺杂类型为N型，所述外延层的掺杂类型为P型，所述第一电极为阳极，所述第二电极为阴极；或所述衬底的掺杂类型为N型，所述外延层的掺杂类型为P型，所述离子注入层的掺杂类型为N型，所述第一电极为阳极，所述第二电极为阴极。
本发明的另一方面提供一种瞬态电压抑制二极管结构的制作方法，包括：
提供半导体叠层，所述半导体叠层自下而上至少包括衬底以及外延层，所述外延层的掺杂类型与所述衬底的掺杂类型相反；
在所述半导体叠层内形成若干隔离环，所述若干隔离环将半导体叠层隔成若干叠层单元；
分别在所述半导体叠层的上表面与下表面对应形成第一电极与第二电极，所述第一电极与第二电极连续分布于各个叠层单元。
可选地，所述半导体叠层的制作方法包括：提供衬底，以及在所述衬底的上表面形成所述外延层；
所述第一电极连续分布于各个叠层单元中的外延层的上表面，所述第二电极连续分布于各个叠层单元中的所述衬底的下表面；
或所述半导体叠层的制作方法包括：提供衬底，在所述衬底的上表面形成所述外延层，以及在所述外延层内形成离子注入层，所述离子注入层的掺杂类型与所述外延层的掺杂类型相反；
所述第一电极连续分布于各个叠层单元中的离子注入层的上表面，所述第二电极连续分布于各个叠层单元中的所述衬底的下表面。
与现有技术相比，本发明的有益效果在于：
1)本发明在半导体叠层内设置若干隔离环，若干隔离环将半导体叠层隔成若干叠层单元；分别在半导体叠层的上表面与下表面对应形成第一电极与第二电极，第一电极与第二电极连续分布于各个叠层单元。换言之，每个叠层单元对应一个瞬态电压抑制子二极管，各个瞬态电压抑制子二极管并联。瞬态电压抑制二极管反向使用时，各个瞬态电压抑制子二极管由于并联，因而各个叠层单元，具体地，各个叠层单元靠近隔离环处都可提供IPP浪涌电流的流动通道，进而减小各个流动通道内的IPP浪涌电流大小，提高瞬态电压抑制二极管器件抗IPP浪涌电流能力。
2)一个可选方案中，半导体叠层自下而上包括衬底以及外延层，外延层的掺杂类型与衬底的掺杂类型相反，瞬态电压抑制二极管结构为单向瞬态电压抑制二极管结构。另一个可选方案中，半导体叠层自下而上包括衬底以及外延层，外延层内具有离子注入层，外延层的掺杂类型与衬底的掺杂类型相反，离子注入层的掺杂类型与外延层的掺杂类型相反，瞬态电压抑制二极管结构为双向瞬态电压抑制二极管结构。本发明不限定瞬态电压抑制二极管的具体结构，能分担IPP浪涌电流即可。
3)可选方案中，多个叠层单元为多个重复的元胞。各个叠层单元的形状及大小a)可以完全相同，例如横截面都呈尺寸相同的三角形、四边形或四边形以上的多边形；或b)可以完全不同，例如第一叠层单元的横截面为圆形，第二叠层单元、……第N叠层单元的横截面都为环形，且第M叠层单元为围绕第M-1叠层单元分布，N≥M≥2。各个叠层单元的电击穿状态完全一致，能使IPP浪涌电流分布均匀。
附图说明
图1是单向瞬态电压抑制二极管的伏安特性曲线；
图2是本发明第一实施例的瞬态电压抑制二极管结构的俯视图；
图3是沿着图2中的AA直线的剖视图；
图4是本发明第二实施例的瞬态电压抑制二极管结构的俯视图；
图5是本发明第三实施例的瞬态电压抑制二极管结构的俯视图；
图6是本发明一实施例中的单向瞬态电压抑制二极管结构的制作方法的流程图；
图7是图6中的流程对应的中间结构示意图；
图8是本发明第四实施例的瞬态电压抑制二极管结构的截面结构示意图；
图9是本发明一实施例中的双向瞬态电压抑制二极管结构的制作方法的流程图；
图10是图9中的流程对应的中间结构示意图。
为方便理解本发明，以下列出本发明中出现的所有附图标记：
瞬态电压抑制二极管结构1、2、3、4 半导体叠层10、10'
衬底101 外延层102
隔离环11 叠层单元10a
第一电极12 第二电极13
二氧化硅层14 第一叠层单元100a
第二叠层单元100b 第三叠层单元100c
离子注入层103
具体实施方式
发明人经对单向瞬态电压抑制二极管反向使用过程进行研究分析，发现绝大部分的IPP浪涌电流在PN结的边角自N型层向P型层流动。这造成PN结的中部与边角的电流密度不均等，引起抗IPP浪涌电流能力相对较差。
基于上述分析，本发明提出：在半导体叠层内设置若干隔离环，若干隔离环将半导体叠层隔成若干叠层单元；分别在半导体叠层的上表面与下表面对应形成第一电极与第二电极，第一电极与第二电极连续分布于各个叠层单元。换言之，每个叠层单元对应一个瞬态电压抑制子二极管，各个瞬态电压抑制子二极管并联。瞬态电压抑制二极管反向使用时，各个瞬态电压抑制子二极管由于并联，因而各个叠层单元，具体地，各个叠层单元靠近隔离环处都可提供IPP浪涌电流的流动通道，进而使IPP浪涌电流分布均匀，提高瞬态电压抑制二极管器件抗IPP浪涌电流能力。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明第一实施例的瞬态电压抑制二极管结构的俯视图，其中第一电极在部分区域显示了透视效果。图3是沿着图2中的AA直线的剖视图。
结合图2与图3所示，瞬态电压抑制二极管结构1，包括：
半导体叠层10，半导体叠层10自下而上包括衬底101以及外延层102，外延层102的掺杂类型与衬底101的掺杂类型相反；半导体叠层10内具有若干隔离环11，若干隔离环11将半导体叠层10隔成若干叠层单元10a；
第一电极12，连续分布于各个叠层单元10a的上表面；
第二电极13，连续分布于各个叠层单元10a的下表面。
一个可选方案中，衬底101的掺杂类型可以为N型，外延层102的掺杂类型可以为P型，第一电极12可以为阳极，第二电极13可以为阴极。另一个可选方案中，衬底101的掺杂类型可以为P型，外延层102的掺杂类型可以为N型，第一电极12为可以阴极，第二电极13可以为阳极。
示例性地，衬底101的电阻率范围为：0.001Ω·CM～0.01Ω·CM，外延层102的电阻率范围为：0.01Ω·CM～0.1Ω·CM。
在具体实施过程中，外延层102上还可以设置有二氧化硅层14，二氧化硅层14具有若干开口，每一开口暴露一个叠层单元10a上表面的部分区域，用于限定叠层单元10a中的电流路径。
示例性地，二氧化硅层14的厚度范围为：0.5μm～3μm。
隔离环11可以为沟槽隔离结构或现有其它隔离结构。沟槽隔离结构中填充的为绝缘材质，例如二氧化硅。
示例性地，隔离环11的宽度范围为：0.5μm～2μm，和/或深度范围为：5μm～20μm。
示例性地，瞬态电压抑制二极管结构1的厚度范围为：100μm～200μm。
可以看出，本实施例中的瞬态电压抑制二极管结构1为单向瞬态电压抑制二极管结构。每一叠层单元10a及其上方的第一电极12、下方的第二电极13形成一个单向瞬态电压抑制子二极管，各个单向瞬态电压抑制子二极管并联。瞬态电压抑制二极管反向使用时，各个瞬态电压抑制子二极管由于并联，因而各个叠层单元靠近隔离环处都可提供IPP浪涌电流的流动通道，进而避免IPP浪涌电流在某处过大，提高瞬态电压抑制二极管器件抗IPP浪涌电流能力。
图2与图3中，每个叠层单元10a的形状、大小都相同，换言之，多个元胞结构重复设置形成该多个叠层单元10a。其它可选方案中，各个叠层单元10a的形状、大小也可以不同，但优选靠近隔离环11处的各角均等分担IPP浪涌电流。
图4是本发明第二实施例的瞬态电压抑制二极管结构的俯视图。参照图4，该瞬态电压抑制二极管结构2与图2至图3中的瞬态电压抑制二极管结构1大致相同，区别仅在于：每个叠层单元10a的横截面呈正六边形。其它可选方案中，每个叠层单元10a的横截面还可以呈正三角形、正五边形、正六边形以上的多变形，甚至任何角度的三角形、四边形或四边形以上的多边形。
可以理解的是，每个叠层单元10a的横截面图形的角越多，该叠层单元10a可提供IPP浪涌电流的流动通道的数目越多，换言之，分担IPP浪涌电流的路径越多。此外，各角的角度越大，IPP浪涌电流在该角处的电流密度越小。
图5是本发明第三实施例的瞬态电压抑制二极管结构的俯视图。参照图5，该瞬态电压抑制二极管结构3与图2至图3中的瞬态电压抑制二极管结构1大致相同，区别仅在于：多个叠层单元包括第一叠层单元100a、第二叠层单元100b、第三叠层单元100c；第一叠层单元100a为圆柱形、第二叠层单元100b为围绕第一叠层单元100a的环形柱、第三叠层单元100c为围绕第二叠层单元100b的环形柱。其它可选方案中，多个叠层单元的数目还可以为其它数目，和/或第一叠层单元100a还可以为环形柱。
对于上述的单向瞬态电压抑制二极管结构，本发明一实施例还提供了制作方法。图6是制作方法的流程图。图7是图6中的流程对应的中间结构示意图。
首先，参照图6中的步骤S1与图7所示，提供半导体叠层10，半导体叠层10自下而上包括衬底101以及外延层102，外延层102的掺杂类型与衬底101的掺杂类型相反。
半导体叠层10的制作方法可以包括：
首先，提供衬底101；衬底101的掺杂类型可以为N型。
接着，在衬底101的上表面形成外延层102。外延层102通过外延生长法形成。外延层102的掺杂类型可以为P型，可以边外延生长边掺杂，也可以在外延生长至目标厚度后，通过离子注入掺杂。
示例性地，衬底101的电阻率范围为：0.001Ω·CM～0.01Ω·CM，外延层102的电阻率范围为：0.01Ω·CM～0.1Ω·CM。
接着，参照图6中的步骤S2与图7所示，在半导体叠层10内形成若干隔离环11，若干隔离环11将半导体叠层10隔成若干叠层单元10a。
对于叠层单元10a，可以如图2与图4所示，每一隔离环11内的半导体叠层10为一个叠层单元10a；还可以如图5所示，位于最中心的隔离环11内的半导体叠层10为一个叠层单元100a，其余叠层单元中，相邻隔离环11内的半导体叠层10为一个叠层单元100b、100c。
一个可选方案中，隔离环11的形成方法可以包括：
步骤S21，在半导体叠层10上表面形成掩膜材料层；
步骤S22，对掩膜材料层进行图形化，形成掩膜层；
步骤S23，以掩膜层为掩膜，刻蚀半导体叠层10形成若干沟槽；
步骤S24，去除剩余的掩膜层；
步骤S25，沉积绝缘材质以填充沟槽，并去除沟槽外的绝缘材质。
具体地，步骤S21中的掩膜材料层可以为光刻胶层，步骤S22中通过曝光、显影，即光刻法进行图形化，步骤S24中通过灰化法去除。
此外，步骤S21中的掩膜材料层也可以为硬掩膜材料层，步骤S22中先在硬掩膜材料层形成光刻胶层，通过曝光、显影对光刻胶层进行图形化，以图形化的光刻胶层为掩膜刻蚀硬掩膜材料层形成掩膜，步骤S24中通过湿法腐蚀去除。
示例性地，硬掩膜材料层的材质为二氧化硅，厚度范围为：
步骤S25中的沉积可以为物理气相沉积，也可以为化学气相沉积；绝缘材质可以为二氧化硅；去除沟槽外的绝缘材质可以通过化学机械研磨法实现。
示例性地，隔离环11的宽度范围为：0.5μm～2μm，和/或深度范围为：5μm～20μm。
之后，参照图6中的步骤S3与图3所示，分别在半导体叠层10的上表面与下表面对应形成第一电极12与第二电极13，第一电极12与第二电极13连续分布于各个叠层单元10a。
本步骤S3中，可以先在半导体叠层10的上表面形成二氧化硅层14；接着对二氧化硅层14进行图形化形成若干开口，每一开口暴露一个叠层单元10a上表面的部分区域。二氧化硅层14的图形化可以通过先光刻、后干法刻蚀实现。
第一电极12与第二电极13可以通过蒸镀、电镀法形成，或通过先溅射，后干法刻蚀图形化形成。形成第二电极13前，可以自半导体叠层10的下表面减薄衬底101的厚度，以减少瞬态电压抑制二极管结构1的厚度，有利于器件小型化。
第一电极12和/或第二电极13的材质可以为铝或铜。
图8是本发明第四实施例的瞬态电压抑制二极管结构的截面结构示意图。参照图8，该瞬态电压抑制二极管结构4与图2至图5中的瞬态电压抑制二极管结构1、2、3大致相同，区别仅在于：半导体叠层10'还包括位于外延层102内的离子注入层103，离子注入层103的掺杂类型与外延层102的掺杂类型相反。换言之，瞬态电压抑制二极管结构4为双向瞬态电压抑制二极管结构。
一个可选方案中，衬底101的掺杂类型可以为N型，外延层102的掺杂类型可以为P型，离子注入层103的掺杂类型可以为N型，第一电极12可以为阳极，第二电极13可以为阴极。另一个可选方案中，衬底101的掺杂类型可以为P型，外延层102的掺杂类型可以为N型，离子注入层103的掺杂类型可以为P型，第一电极12为可以阴极，第二电极13可以为阳极。
对于上述的双向瞬态电压抑制二极管结构，本发明一实施例还提供了制作方法。图9是制作方法的流程图。图10是图9中的流程对应的中间结构示意图。
参照图9与图6所示，双向瞬态电压抑制二极管结构的制作方法大致与单向瞬态电压抑制二极管结构的制作方法相同。以下重点介绍不同之处。
首先，参照图9中的步骤S1'与图10所示，提供半导体叠层10'，半导体叠层10'自下而上包括衬底101以及外延层102，外延层102的掺杂类型与衬底101的掺杂类型相反；外延层102内具有离子注入层103，离子注入层103的掺杂类型与外延层102的掺杂类型相反。
半导体叠层10'的制作方法可以包括：
首先，提供衬底101；衬底101的掺杂类型可以为N型。
接着，在衬底101的上表面形成外延层102。外延层102通过外延生长法形成。外延层102的掺杂类型可以为P型，可以边外延生长边掺杂，也可以在外延生长至目标厚度后，通过离子注入掺杂。
示例性地，衬底101的电阻率范围为：0.001Ω·CM～0.01Ω·CM，外延层102的电阻率范围为：0.01Ω·CM～0.1Ω·CM。
之后，在外延层102内形成离子注入层103，离子注入层103的掺杂类型与外延层102的掺杂类型相反。
离子注入层103通过对外延层102注入离子，后经退火使注入的离子扩散形成。
注入离子前，可以先在外延层102的上表面形成一层离子注入保护层，离子注入保护层的材质可以为二氧化硅。示例性地，离子注入保护层的厚度范围为：
示例性地，离子注入的剂量范围为：1E14cm-3～1E16cm-3。
步骤S2中，每一叠层单元10a自下而上包括衬底101以及外延层102，外延层102内具有离子注入层103。
步骤S3中，第一电极12形成在离子注入层103的上表面。
不论单向瞬态电压抑制二极管结构1、2、3，还是双向瞬态电压抑制二极管结构4，通过若干隔离环11将半导体叠层10、10'隔成若干叠层单元10a，每个叠层单元10a对应一个瞬态电压抑制子二极管，各个瞬态电压抑制子二极管并联。瞬态电压抑制二极管反向使用时，各个瞬态电压抑制子二极管靠近隔离环11处都可提供IPP浪涌电流的流动通道，即能分担IPP浪涌电流，从而提高瞬态电压抑制二极管器件抗IPP浪涌电流能力。
本发明采用递进式写法，后一实施例中的相同结构及制作方法请参照前一实施例中的结构及制作方法。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (9)

1.一种瞬态电压抑制二极管结构，其特征在于，包括：
半导体叠层，所述半导体叠层自下而上至少包括衬底以及外延层，所述外延层的掺杂类型与所述衬底的掺杂类型相反；所述半导体叠层内具有若干隔离环，所述若干隔离环将半导体叠层隔成若干叠层单元；所述若干叠层单元为若干重复的元胞，每个叠层单元的形状、大小都相同；
第一电极，连续分布于各个叠层单元的上表面；
第二电极，连续分布于各个叠层单元的下表面。
2.根据权利要求1所述的瞬态电压抑制二极管结构，其特征在于，所述半导体叠层自下而上包括衬底以及外延层，所述瞬态电压抑制二极管结构为单向瞬态电压抑制二极管结构；或所述外延层内具有离子注入层，所述离子注入层的掺杂类型与所述外延层的掺杂类型相反，所述瞬态电压抑制二极管结构为双向瞬态电压抑制二极管结构。
3.根据权利要求1所述的瞬态电压抑制二极管结构，其特征在于，所述隔离环为沟槽隔离结构。
4.根据权利要求1至3任一项所述的瞬态电压抑制二极管结构，其特征在于，所述叠层单元的横截面为三角形、四边形或四边形以上的多边形、圆形、或环形。
5.根据权利要求4所述的瞬态电压抑制二极管结构，其特征在于，所述叠层单元的横截面呈正三角形、正四边形或正四边形以上的正多边形。
6.根据权利要求1所述的瞬态电压抑制二极管结构，其特征在于，所述若干叠层单元包括第一叠层单元、第二叠层单元、……第N叠层单元；第一叠层单元为圆柱形、第二叠层单元为围绕所述第一叠层单元的环形柱、第M叠层单元为围绕所述第M-1叠层单元的环形柱，所述N≥M≥3。
7.根据权利要求2所述的瞬态电压抑制二极管结构，其特征在于，所述衬底的掺杂类型为N型，所述外延层的掺杂类型为P型，所述第一电极为阳极，所述第二电极为阴极；或所述衬底的掺杂类型为N型，所述外延层的掺杂类型为P型，所述离子注入层的掺杂类型为N型，所述第一电极为阳极，所述第二电极为阴极。
8.一种瞬态电压抑制二极管结构的制作方法，其特征在于，包括：
提供半导体叠层，所述半导体叠层自下而上至少包括衬底以及外延层，所述外延层的掺杂类型与所述衬底的掺杂类型相反；
在所述半导体叠层内形成若干隔离环，所述若干隔离环将半导体叠层隔成若干叠层单元；所述若干叠层单元为若干重复的元胞，每个叠层单元的形状、大小都相同；
分别在所述半导体叠层的上表面与下表面对应形成第一电极与第二电极，所述第一电极与第二电极连续分布于各个叠层单元。
9.根据权利要求8所述的瞬态电压抑制二极管结构的制作方法，其特征在于，所述半导体叠层的制作方法包括：提供衬底，以及在所述衬底的上表面形成所述外延层；
所述第一电极连续分布于各个叠层单元中的外延层的上表面，所述第二电极连续分布于各个叠层单元中的所述衬底的下表面；
或所述半导体叠层的制作方法包括：提供衬底，在所述衬底的上表面形成所述外延层，以及在所述外延层内形成离子注入层，所述离子注入层的掺杂类型与所述外延层的掺杂类型相反；
所述第一电极连续分布于各个叠层单元中的离子注入层的上表面，所述第二电极连续分布于各个叠层单元中的所述衬底的下表面。
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