CN112039578B - 基于fpga的星载ads-b接收机的信号处理模块 - Google Patents

基于fpga的星载ads-b接收机的信号处理模块 Download PDF

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Abstract

本发明涉及航空监视技术领域，具体公开了一种基于FPGA的星载ADS‑B接收机的信号处理模块，包括时钟单元、ADC单元、数字下变频单元、粗同步单元和单条信号译码单元，所述单条信号译码单元用于对粗同步后的数据进行补偿、精同步和解调处理后输出，作为信号处理模块的输出信号。本发明中，在处理过程中多次降低信号采样频率，降低信号点数，减少了FPGA资源消耗与处理延时；在纠错时采用的校验子组合匹配的方法，降低了处理延时；灵敏度可达到直接配置在星基ADS‑B载荷中使用的要求。

Description

基于FPGA的星载ADS-B接收机的信号处理模块
技术领域
本发明涉及航空监视技术领域，具体公开了一种基于FPGA的星载ADS-B接收机的信号处理模块。
背景技术
星基ADS-B(Automatic Dependent Surveillance-Broadcast，广播式自动相关监视)接收机由于飞机与卫星之间的通信距离远，导致ADS-B接收信号功率过小，现有的针对陆基ADS-B系统设计的接收机不适用于星基ADS-B系统，经计算得知星基ADS-B接收机需处理信号最大功率为-90dBm，最小功率为-102dBm的微弱信号，而陆基ADS-B接收机未考虑处理-90dBm以下的信号。陆基接收机依据D0260-B设计，现有的星基ADS-B接收机在陆基接收机基础上加以改进，接收机信号处理FPGA模块算法与结构简单，未达到解调灵敏度要求，无法完成对接收天线覆盖范围内经飞行器发射的ADS-B信号的有效接收，影响星载ADS-B接收机的可用性。
如图1所示，为现有的典型星基ADS-B接收机信号处理模块的FPGA实现方式，从天线接收的Mode S 1090MHz ADS-B信号经射频解调得到模拟中频信号，经数模转换得到数字中频信号，然后通过非相干形式的数字下变频，利用直接数字式频率合成器(DDS)产生两路正交的正弦波与信号进行混频，对正交的两路低通滤波后求平方和，再进行开根号运算，得到ADS-B基带信号，其引入了正交分量的噪声能量，会在译码时降低3dB信噪比，由于现有的星基ADS-B接收机无法做到本地振荡器的信号与接收到的载波信号完全同步，所以都采用非相干形式的数字下变频解调。在数字下变频解调后进行帧头检测，为基于脉冲沿、脉冲形状与脉冲功率的方法，星基条件下同步率很低，帧头检测后进行位判决与置信度提取，然后进行检错与纠错，其采用CRC校验和暴力译码。典型星基ADS-B接收机信号处理模块的FPGA实现方式不能满足星基ADS-B接收机灵敏度要求。
发明内容
有鉴于此，本发明的目的在于提供一种高灵敏度的基于FPGA的星载ADS-B接收机的信号处理模块。
为达到上述目的，本发明提供如下技术方案：
一种基于FPGA的星载ADS-B接收机的信号处理模块，包括时钟单元、ADC单元、数字下变频单元、粗同步单元和单条信号译码单元；
所述时钟单元用于给数字下变频单元和粗同步单元提供第一时钟信号，以及给数字下变频单元、粗同步单元和各单条信号译码单元提供第二时钟信号；
所述ADC单元用于将接收机射频通道送来的模拟中频信号进行数模转换后输出数字中频信号；
所述数字下变频单元用于对ADC单元输出的数字中频信号采用相干形式的数字下变频解调后输出I路数据和Q路数据；
所述粗同步单元用于对I路数据和Q路数据进行同步检测，确定同步到的信号段长度，并输出与同步到的信号段对齐的粗同步时序信号，以及将数字下变频单元送来的I路数据和Q路数据通过读快写慢的异步FIFO缓冲后输出粗同步I路数据和粗同步Q路数据给单条信号译码单元；
所述单条信号译码单元用于对粗同步I路数据和粗同步Q路数据进行补偿、精同步和解调处理后输出，以作为信号处理模块的输出信号。
进一步的，所述数字下变频单元通过DDS产生两路正交的正弦波，并将两路正交的正弦波分别与ADC单元输出的数字中频信号进行混频，得到I路数据信号和Q路数据信号，然后通过两个低通滤波器分别对I路数据信号和Q路数据信号进行低通滤波，再进行下采样后输出。
进一步的，所述粗同步单元包括第一FIFO子模块、第一平方求和子模块、能量累积滤波器和FIFO读信号控制模块；
所述第一FIFO子模块包括两个FIFO存储器，分别用于接收数字下变频单元输出的I路数据和Q路数据，所述第一FIFO子模块的两个FIFO存储器的写控制端均连接高电平信号，写时钟端均连接第一时钟信号，读时钟端均连接第二时钟信号；
所述第一平方求和子模块用于将数字下变频单元输出的I路数据和Q路数据进行平方、求和后输出；
所述能量累积滤波器用于将第一平方求和子模块输出的信号转化为信号能量和噪声能量；
所述FIFO读信号控制模块用于根据信号能量和噪声能量产生粗同步时序信号，以及产生读FIFO信号分别送给第一FIFO子模块的两个FIFO存储器的读控制端。
进一步的，所述FIFO读信号控制模块包括写FIFO计数器、信号能量最大值保持时间计数器、信号能量门限比较子模块、信号能量最大值比较与缓存子模块、能量缓存子模块、信噪比计算子模块和FIFO读信号生成子模块；
所述信号能量门限比较子模块用于预设一个能量门限值，并将信号能量值与能量门限值作比较；
所述信号能量最大值比较与缓存子模块用于在信号能量值大于能量门限值时，得出并缓存信号能量的最大值；
所述信号能量最大值保持时间计数器用于在信号能量值大于能量门限值时，计算现信号能量最大值缓存值保持不变的时钟周期数量；
所述能量缓存子模块用于缓存多个连续的时钟周期内信号的能量值；
所述信噪比计算子模块用于结合信号能量最大值和噪声能量计算信噪比，并确定同步到的信号段长度；
所述FIFO读信号生成子模块用于产生与同步到的信号段对齐的粗同步时序信号，以及产生对应的FIFO读信号。
进一步的，所述单条信号译码单元包括第一频偏及相偏补偿模块、精同步与下采样模块、第一解调模块、第二频偏及相偏补偿模块和第二解调模块；
所述第一频偏及相偏补偿模块用于计算粗同步I路数据和粗同步Q路数据的频偏及相偏，并根据计算得到的频偏及相偏对粗同步I路数据、粗同步Q路数据进行补偿后输出粗同步补偿I路数据、粗同步补偿Q路数据和粗同步补偿时序信号；
所述精同步与下采样模块用于对粗同步补偿I路数据、粗同步补偿Q路数据和粗同步补偿时序信号依次进行精同步和下采样，产生精同步I路数据、精同步Q路数据和精同步时序信号；
所述第二频偏及相偏补偿模块用于计算精同步I路数据、精同步Q路数据的频偏及相偏，并根据计算得到的频偏及相偏对精同步I路数据、精同步Q路数据进行补偿，输出精同步补偿I路数据和精同步补偿时序信号；
所述第二解调模块用于根据精同步补偿时序信号对精同步补偿I路数据进行相干解调译码，译码成功则输出译码结果，失败则丢弃此译码结果。
进一步的，所述第一频偏及相偏补偿模块包括第二FIFO子模块、FFT子模块、第一CORDIC子模块和第一复数乘法子模块；
所述第二FIFO子模块包括两个FIFO存储器，所述第二FIFO子模块的两个FIFO存储器的输入端分别连接粗同步I路数据和粗同步Q路数据，写控制端均连接粗同步时序信号，读控制端均与FFT子模块电连接，输出端分别与第一复数乘法子模块的第一输入端和第二输入端电连接，读时钟端和写时钟端均连接第二时钟信号；
所述FFT子模块用于采用FFT算法对粗同步I路数据和粗同步Q路数据进行运算，计算出粗同步单元输出信号的频偏f1和相偏P1，并产生对应的FIFO读信号送给第二FIFO子模块，以及产生对应的控制信号给第一CORDIC子模块；
所述第一CORDIC子模块采用CORDIC IP核的sin模式和cos模式产生初始相位为P1、频率为f1的正弦波和余弦波，分别送给第一复数乘法子模块的第三输入端和第四输入端；
所述第一复数乘法子模块用于将四个输入端输入的信号进行复数乘法运算，得到并输出粗同步补偿I路数据、粗同步补偿Q路数据和粗同步补偿时序信号。
进一步的，所述精同步与下采样模块包括第三FIFO子模块、第二平方求和子模块、匹配滤波子模块、下采样计算器和RAM缓存子模块；
所述第三FIFO子模块包括两个FIFO存储器，所述第三FIFO子模块的两个FIFO存储器的输入端分别连接粗同步补偿I路数据和粗同步补偿Q路数据，写控制端均连接粗同步补偿时序信号，读控制端均与匹配滤波子模块电连接，读时钟端和写时钟端均连接第二时钟信号；
所述第二平方求和子模块的两个输入端分别连接粗同步补偿I路数据和粗同步补偿Q路数据，输出端与匹配滤波子模块电连接；
所述匹配滤波子模块采用冲激响应为信号帧头的低通滤波器计算同步到的信号段长度和信号原长度的差值，在此区间内找到低通滤波器输出的信号最大值及其索引，并产生相应的FIFO读信号送给第三FIFO子模块，同时，还根据最大值的索引产生下采样时序信号给下采样计数器，所述下采样时序信号的上升沿和下降沿分别与第三FIFO子模块读出数据的信号段的起始位置和结束位置对齐；
所述下采样计数器对下采样时序信号进行下采样后输出精同步时序信号，并产生对应的RAM读信号和读地址送给RAM缓存子模块；
所述RAM缓存子模块包括两个RAM，所述RAM缓存子模块的两个RAM的输入端分别与第三FIFO子模块的两个FIFO存储器的输出端电连接，读控制端均连接下采样计数器送来的RAM读信号和读地址，输出端分别输出精同步I路数据和精同步Q路数据。
进一步的，所述第二频偏及相偏补偿模块包括第四FIFO子模块、第二CORDIC子模块、FIFO角度缓存子模块、最小二乘法子模块、第三CORDIC子模块和第二复数乘法子模块；
所述第四FIFO子模块包括两个FIFO存储器，所述第四FIFO子模块的两个FIFO存储器的输入端分别连接精同步I路数据和精同步Q路数据，写控制端均连接精同步时序信号，读控制端均与最小二乘法子模块电连接，输出端分别与第二复数乘法子模块的第一输入端和第二输入端电连接，读时钟端和写时钟端均连接第二时钟信号；
所述第二CORDIC子模块用于采用CORDIC IP核的arctan模式进行计算，根据粗同步I路数据和粗同步Q路数据计算出信号段各点的相位，产生对应的相位信号送给FIFO相位缓存子模块的输入端，以及产生对应的相位写信号送给FIFO相位缓存子模块的写控制端；
所述FIFO相位缓存子模块用于对相位信号进行缓存后送给最小二乘法子模块，所述FIFO相位缓存子模块的读时钟端和写时钟端均连接第二时钟信号；
所述最小二乘法子模块用于采用最小二乘法计算出精同步模块输出信号的频偏f2和相偏P2送给第三CORDIC子模块，并产生对应的FIFO读信号送给第四FIFO子模块，产生对应的相位读信号送给FIFO相位缓存子模块的读控制端，以及产生对应的精同步补偿时序信号；
所述第三CORDIC子模块采用CORDIC IP核的sin模式和cos模式产生初始相位为P2、频率为f2的正弦波和余弦波，分别送给第二复数乘法子模块的第三输入端和第四输入端；
所述第二复数乘法子模块用于将四个输入端输入的信号进行复数乘法运算，得到并输出精同步补偿I路数据。
进一步的，所述第二解调模块设有根据ADS-B信号的每一位比特位错误经CRC校验后产生的图案生成的112行24列的错误图样RAM表格；所述第二解调模块先根据精同步补偿时序信号对精同步补偿I路数据进行相干解调译码，并生成置信度矩阵，然后将译码结果通过CRC校验，如果通过校验则输出译码结果，如果未通过校验则缓存错误图样并进行冒泡排序获得置信度最小的n位的索引，n为自然数，以置信度最小的n位的索引为地址在错误图样RAM表格中读取相应的单个位的图样，对取出的单个位的错误图样进行组合异或，如果能找到一种组合的异或结果与CRC校验的错误图样相同，则根据其索引翻转译码结果相应的比特位的值，并输出翻转后的译码结果，否则，丢弃此次译码结果。
进一步的，所述单条信号译码单元还包括第一解调模块，所述第一解调模块设有根据ADS-B信号的每一位比特位错误经CRC校验后产生的图案生成的112行24列的错误图样RAM表格；所述精同步与下采样模块产生的精同步I路数据、精同步Q路数据和精同步时序信号先送到第一解调模块，所述第一解调模块先对精同步I路数据和精同步Q路数据进行平方求和，然后对平方求和后的数据进行位判决与置信度提取，生成比特译码结果和置信度矩阵，再将译码结果通过CRC校验，如果通过校验则输出译码结果，如果未通过校验则缓存错误图样并进行冒泡排序获得置信度最小的n位的索引，n为自然数，以置信度最小的n位的索引为地址在错误图样RAM表格中读取相应的单个位的图样，对取出的单个位的错误图样进行组合异或，如果能找到一种组合的异或结果与CRC校验的错误图样相同，则根据其索引翻转译码结果相应的比特位的值，并输出翻转后的译码结果，否则，将精同步I路数据、精同步Q路数据和精同步时序信号送给第二频偏及相偏补偿模块。
本发明的有益效果如下：
1、本发明中，在粗同步时FIFO的读写速率分别为100MHz和10MHz，为粗同步后的单条信号处理保留了充分的时间；
2、本发明在处理过程中多次降低信号采样频率，降低信号点数，并保持单条信号处理时时钟频率固定为100MHz，减少了FPGA资源消耗与处理延时；
3、本发明在纠错时采用的校验子组合匹配的方法和原暴力译码算法相比，省去了每次校验子组合异或后的CRC校验，改为与原错误图样匹配，降低了处理延时；
4、本发明针对星上硬件资源设计，灵敏度≥-102dBm(译码率≥90％)，能够完成对接收天线覆盖范围内经飞行器发射的ADS-B信号的有效接收，可直接配置在星基ADS-B载荷中使用。
附图说明
图1为现有技术中ADS-B接收机的信号处理模块的结构框图；
图2为本发明基于FPGA的星载ADS-B接收机的信号处理模块的一个实施例的结构框图；
图3为粗同步单元的结构框图；
图4为第一频偏及相偏补偿模块的结构框图；
图5为精同步与下采样模块的结构框图；
图6为第二频偏及相偏补偿模块的结构框图；
图7为本发明基于FPGA的星载ADS-B接收机的信号处理模块的另一实施例的结构框图。
具体实施方式
下面通过具体实施方式进一步详细说明：
实施例1
如图2所示，本发明基于FPGA的星载ADS-B接收机的信号处理模块的一个优选实施例包括时钟单元、ADC单元、数字下变频单元、粗同步单元和单条信号译码单元。
所述时钟单元用于给数字下变频单元和粗同步单元提供第一时钟信号，以及给数字下变频单元、粗同步单元和单条信号译码单元提供第二时钟信号，所述第二时钟信号的频率高于第一时钟信号的频率；本实施例中，所述第一时钟信号的频率优选为10MHz，所述第二时钟信号的频率优选为100MHz。
所述ADC单元用于将接收机射频通道送来的模拟中频信号进行数模转换后输出数字中频信号；所述ADC单元优选为采用14位ADC，其中心频率优选为70MHz,采样频率优选为100MHz。
所述数字下变频单元用于对ADC单元输出的数字中频信号采用相干形式的数字下变频解调后输出I路数据和Q路数据。所述数字下变频单元通过DDS产生两路正交的正弦波，并将两路正交的正弦波分别与ADC单元输出的数字中频信号进行混频，得到I路数据信号和Q路数据信号，正弦波的频率优选为30MHz；然后通过两个低通滤波器分别对I路数据信号和Q路数据信号进行低通滤波，并且下采样到10MHz，两个低通滤波器均为200阶的升余弦滤波器，其滚降系数均为0.22，带宽均为4MHz。
如图3所示，所述粗同步单元用于对I路数据和Q路数据进行同步检测，确定同步到的信号段长度，并输出与同步到的信号段对齐的粗同步时序信号，以及将数字下变频单元送来的I路数据和Q路数据通过读快写慢的异步FIFO缓冲后输出粗同步I路数据和粗同步Q路数据给单条信号译码单元；所述粗同步单元包括第一FIFO子模块、第一平方求和子模块、能量累积滤波器和FIFO读信号控制模块。
所述第一FIFO子模块包括FIFO_I_1和FIFO_Q_1两个FIFO存储器，分别用于接收数字下变频单元输出的I路数据和Q路数据，FIFO_I_1和FIFO_Q_1的写控制端均连接高电平信号，写时钟端均连接10MHz信号(第一时钟信号)，读时钟端均连接100MHz信号(第二时钟信号)。所述第一平方求和子模块用于将数字下变频单元输出的I路数据和Q路数据依次进行平方、求和后输出。所述能量累积滤波器用于将第一平方求和子模块输出的信号转化为信号能量和噪声能量。
所述FIFO读信号控制模块用于根据信号能量和噪声能量产生粗同步时序信号，以及产生读FIFO信号分别送给FIFO_I_1和FIFO_Q_1的读控制端。所述FIFO读信号控制模块包括写FIFO计数器、信号能量最大值保持时间计数器、信号能量门限比较子模块、信号能量最大值比较与缓存子模块、能量缓存子模块、信噪比计算子模块和FIFO读信号生成子模块。
所述信号能量门限比较子模块用于预设一个能量门限值，并将信号能量值与能量门限值作比较，可将能同步到的最低信噪比时的信号能量设置为能量门限值。所述信号能量最大值比较与缓存子模块用于在信号能量值大于能量门限值时，得出并缓存信号能量的最大值。所述信号能量最大值保持时间计数器用于在信号能量值大于能量门限值时，计算现信号能量最大值缓存值保持不变的时钟周期数量。所述能量缓存子模块用于缓存多个连续的时钟周期内信号的能量值，优选为缓存300个时钟周期内信号的能量值。所述信噪比计算子模块用于结合信号能量最大值和噪声能量计算信噪比，并确定同步到的信号段长度。所述FIFO读信号生成子模块用于产生粗同步时序信号,所述粗同步时序信号的有效段(即高电平)与同步到的信号段对齐；所述FIFO读信号生成子模块还用于在信号能量值达到最大值后保持的时钟周期达到预设的数量门限值时产生对应的FIFO读信号，数量门限值可设置为100。
所述单条信号译码单元用于对粗同步I路数据和粗同步Q路数据进行补偿、精同步和解调处理后输出，以作为信号处理模块的输出信号。
所述单条信号译码单元包括第一频偏及相偏补偿模块、精同步与下采样模块、第一解调模块、第二频偏及相偏补偿模块和第二解调模块。
如图4所示，所述第一频偏及相偏补偿模块用于计算粗同步I路数据和粗同步Q路数据的频偏及相偏，并根据计算得到的频偏及相偏对粗同步I路数据、粗同步Q路数据进行补偿后输出粗同步补偿I路数据、粗同步补偿Q路数据和粗同步补偿时序信号。所述第一频偏及相偏补偿模块包括第二FIFO子模块、FFT子模块、第一CORDIC子模块和第一复数乘法子模块。
所述第二FIFO子模块包括FIFO_I_2和FIFO_Q_2两个FIFO存储器，FIFO_I_2和FIFO_Q_2的输入端分别连接粗同步I路数据和粗同步Q路数据，写控制端均连接粗同步时序信号，读控制端均与FFT子模块电连接，输出端分别与第一复数乘法子模块的第一输入端和第二输入端电连接，读时钟端和写时钟端均连接100MHz信号。所述FFT子模块用于采用FFT算法对粗同步I路数据和粗同步Q路数据进行运算，计算出粗同步单元输出信号的频偏f1和相偏P1，并产生对应的FIFO读信号分别送给FIFO_I_2和FIFO_Q_2的读控制端，以及产生对应的控制信号给第一CORDIC子模块。所述第一CORDIC子模块采用CORDIC IP核的sin模式和cos模式产生初始相位为P1、频率为f1的正弦波和余弦波，分别送给第一复数乘法子模块的第三输入端和第四输入端。所述第一复数乘法子模块用于将四个输入端输入的信号进行复数乘法运算，得到并输出粗同步补偿I路数据、粗同步补偿Q路数据和粗同步补偿时序信号，所述粗同步补偿时序信号为粗同步时序信号的延时信号，其有效段与粗同步补偿I路数据和粗同步补偿Q路数据的信号段对齐。
如图5所示，所述精同步与下采样模块用于对粗同步补偿I路数据、粗同步补偿Q路数据和粗同步补偿时序信号依次进行精同步和下采样，产生精同步I路数据、精同步Q路数据和精同步时序信号。所述精同步与下采样模块包括第三FIFO子模块、第二平方求和子模块、匹配滤波子模块、下采样计算器和RAM缓存子模块。
所述第三FIFO子模块包括FIFO_I_3和FIFO_Q_3两个FIFO存储器，FIFO_I_3和FIFO_Q_3的输入端分别连接粗同步补偿I路数据和粗同步补偿Q路数据，写控制端均连接粗同步补偿时序信号，读控制端均与匹配滤波子模块电连接，读时钟端和写时钟端均连接100MHz信号。所述第二平方求和子模块的两个输入端分别连接粗同步补偿I路数据和粗同步补偿Q路数据，输出端与匹配滤波子模块电连接。所述匹配滤波子模块采用冲激响应为信号帧头的低通滤波器计算同步到的信号段长度和信号原长度的差值，在此区间内找到低通滤波器输出的最大值及其索引，并产生相应的FIFO读信号分别送给FIFO_I_3和FIFO_Q_3的读控制端，同时，还根据最大值的索引产生下采样时序信号给下采样计数器，所述下采样时序信号的上升沿和下降沿分别与第三FIFO子模块读出数据的信号段的起始位置和结束位置对齐。所述下采样计数器对下采样时序信号进行下采样后输出精同步时序信号，并产生对应的RAM读信号和读地址送给RAM缓存子模块。所述RAM缓存子模块包括RAM_I和RAM_Q两个RAM，RAM_I和RAM_Q的输入端分别与FIFO_I_3和FIFO_Q_3的输出端电连接，读控制端均连接下采样计数器送来的RAM读信号和读地址，输出端分别输出精同步I路数据和精同步Q路数据。
所述第一解调模块用于对精同步I路数据和精同步Q路数据进行非相干解调译码，译码成功则输出译码结果，失败则将精同步I路数据、精同步Q路数据和精同步时序信号送给第二频偏及相偏补偿模块。所述第一解调模块设有根据ADS-B信号的每一位比特位错误经CRC校验后产生的图案生成的错误图样RAM表格；由于ADS-B信号是112位，每一次CRC校验产生24位的错误图样，因此，错误图样RAM表格为112行24列。所述精同步与下采样模块产生的精同步I路数据、精同步Q路数据和精同步时序信号先送到第一解调模块，所述第一解调模块先对精同步I路数据和精同步Q路数据进行平方求和，然后对平方求和后的数据进行位判决与置信度提取，生成比特译码结果和置信度矩阵，再将译码结果通过CRC校验，如果通过校验则输出译码结果，如果未通过校验则缓存错误图样并进行冒泡排序获得置信度最小的n位的索引，n为自然数，以置信度最小的n位的索引为地址在错误图样RAM表格中读取相应的单个位的图样，对取出的单个位的错误图样进行组合异或，如果能找到一种组合的异或结果与CRC校验的错误图样相同，则根据其索引翻转译码结果相应的比特位的值(即将“0”变为“1”，将“1”变为“0”)，并输出翻转后的译码结果，否则，丢弃此译码结果，并将精同步I路数据、精同步Q路数据和精同步时序信号送给第二频偏及相偏补偿模块。
如图6所示，所述第二频偏及相偏补偿模块用于计算精同步I路数据、精同步Q路数据的频偏及相偏，并根据计算得到的频偏及相偏对精同步I路数据、精同步Q路数据进行补偿，输出精同步补偿I路数据，以及对精同步时序信号进行延时后输出精同步补偿时序信号。所述第二频偏及相偏补偿模块包括第四FIFO子模块、第二CORDIC子模块、FIFO角度缓存子模块、最小二乘法子模块、第三CORDIC子模块和第二复数乘法子模块。
所述第四FIFO子模块包括FIFO_I_4和FIFO_Q_4两个FIFO存储器，FIFO_I_4和FIFO_Q_4的输入端分别连接精同步I路数据和精同步Q路数据，写控制端均连接精同步时序信号，读控制端均与最小二乘法子模块电连接，输出端分别与第二复数乘法子模块的第一输入端和第二输入端电连接，读时钟端和写时钟端均连接100MHz信号。所述第二CORDIC子模块用于采用CORDIC IP核的arctan模式进行计算，根据粗同步I路数据和粗同步Q路数据计算出信号段各点的相位，产生对应的相位信号送给FIFO相位缓存子模块的输入端，以及产生对应的相位写信号送给FIFO相位缓存子模块的写控制端。所述FIFO相位缓存子模块用于对相位信号进行缓存后送给最小二乘法子模块，所述FIFO相位缓存子模块的读时钟端和写时钟端均连接100MHz信号。所述最小二乘法子模块用于采用最小二乘法计算出精同步模块输出信号的频偏f2和相偏P2送给第三CORDIC子模块，并产生对应的FIFO读信号送给FIFO_I_4和FIFO_Q_4的读控制端，产生对应的相位读信号送给FIFO相位缓存子模块的读控制端，以及以及对精同步时序信号进行延时后产生对应的精同步补偿时序信号。所述第三CORDIC子模块采用CORDIC IP核的sin模式和cos模式产生初始相位为P2、频率为f2的正弦波和余弦波，分别送给第二复数乘法子模块的第三输入端和第四输入端。所述第二复数乘法子模块用于将四个输入端输入的信号进行复数乘法运算，得到并输出精同步补偿I路数据。
所述第二解调模块用于根据精同步补偿时序信号对精同步补偿I路数据进行相干解调译码，译码成功则输出译码结果，失败则丢弃此译码结果。所述第二解调模块设有根据ADS-B信号的每一位比特位错误经CRC校验后产生的图案生成的112行24列的错误图样RAM表格；所述第二解调模块先根据精同步补偿时序信号对精同步补偿I路数据进行相干解调译码，并生成置信度矩阵，然后将译码结果通过CRC校验，如果通过校验则输出译码结果，如果未通过校验则缓存错误图样并进行冒泡排序获得置信度最小的n位的索引，n为自然数，以置信度最小的n位的索引为地址在错误图样RAM表格中读取相应的单个位的图样，对取出的单个位的错误图样进行组合异或，如果能找到一种组合的异或结果与CRC校验的错误图样相同，则根据其索引翻转译码结果相应的比特位的值，并输出译码结果，否则，丢弃此次译码结果。
本实施例的工作原理如下：
星载接收机通过天线接收到ADS-B信号后，经其射频通道处理后得到模拟中频信号并送给信号处理模块。如图2所示，在信号处理模块中，模拟中频信号先经14位的ADC进行数模转换后得到中心频率为70MHz,采样率100MHz为的数字中频信号，然后进入数字下变频单元采用相干形式进行数字下变频解调，便于在后续译码过程中完成相干解调，数字下变频单元通过DDS产生两路正交的频率为30MHz的正弦波与数字中频信号进行混频，得到正交的I路数据和Q路数据，再通过低通滤波器分别对两路数据进行低通滤波，以实现无码间串扰，两路的滤波器设置为相同的200阶，滚降系数为0.22，带宽为4MHz的升余弦滤波器，再下采样到10MHz后输出给粗同步单元，由于后续子模块中可以完成频/相偏估计与补偿，可以消除正交分量的噪声能量，所以滤波后不进行平方后求和运算。
如图3所示，将数字下变频后的I路数据和Q路数据在粗同步单元中分成两路，一路以10MHz写时钟写入FIFO_I_1和FIFO_Q_1，另一路I路数据和Q路数据在第一平方求和子模块进行平方后求和，其结果通过能量累积滤波器后得到信号能量和噪声能量，FIFO读信号控制模块将信号能量与预设的能同步到的最低信噪比时的信号能量作比较，并且同时缓存该超出能量门限值的信号能量最大值和此最大值保持的时间，结合信号能量最大值和噪声能量计算信噪比，确定同步到的信号段长度。下面以数量门限值设置为100为例进行说明，在最大值保持100个且满足其他条件的时候，当信号能量最大值保持达到100个时钟周期，当前的滤波器输出值大于能量门限值和300个时钟周期前的输出值，且小于100个时钟周期前的输出值时，根据信号能量最大值和噪声能量计算出的信噪比计算出模糊半径R,信号段长度为(1200+2×R)，产生同步到信号段长度的FIFO读信号输入FIFO_I_1和FIFO_Q_1，以100MHz的速率读出FIFO_I_1和FIFO_Q_1存储的数据，得到粗同步I路数据和粗同步Q路数据，并结合写FIFO计数器、信号能量最大值保持时间计数器，产生与同步到的信号段对齐的粗同步时序信号，将粗同步I路数据、粗同步Q路数据和粗同步时序信号送给单条信号处理单元处理。
在单条信号处理单元中，粗同步I路数据、粗同步Q路数据首先进入第一频偏及相偏补偿模块进行粗同步后的频偏、相偏估计与补偿。
如图4所示，在第一频偏及相偏补偿模块中，粗同步I路数据、粗同步Q路数据分成两路，一路在粗同步时序信号的控制下将粗同步I路数据和粗同步Q路数据中的信号段存入FIFO_I_2和FIFO_Q_2，另一路进入FFT子模块计算1024点的FFT，计算出频偏f1和相偏P1后使用CORDIC IP核的sin模式和cos模式产生初始相位为P1、频率为f1的正弦波和余弦波作为补偿波形，在产生补偿波形的同时读取存入FIFO_I_2和FIFO_Q_2的信号与生成的补偿波形进行复数乘法后输出粗同步补偿I路数据、粗同步补偿Q路数据和粗同步补偿时序信号。通过粗同步后的频偏和相偏补偿，能够消除大部分频偏，之后，粗同步补偿I路数据、粗同步补偿Q路数据和粗同步补偿时序信号还可经过带宽为信号带宽的低通滤波器提升信噪比，再送给精同步与下采样模块；低通滤波器可采用带宽为2MHz,滚降系数为0.22，阶数为200的升余弦滤波器。
如图5所示，在精同步与下采样模块中，粗同步补偿I路数据、粗同步补偿Q路数据分成两路，一路在粗同步补偿时序信号的控制下将粗同步补偿I路数据和粗同步补偿Q路数据中的信号段存入FIFO_I_3和FIFO_Q_3，另一路平方求和后进入匹配滤波子模块，通过冲激响应为信号帧头的低通滤波器，计算同步到的信号段长度和信号原长度的差值，在此区间内找到低通滤波器输出的信号最大值及其索引后，产生相应的FIFO读信号送给FIFO_I_3和FIFO_Q_3，读出FIFO_I_3和FIFO_Q_3的全部数据，并分别缓存在RAM_I和RAM_Q中，同时，还根据信号最大值的索引产生上升沿和下降沿分别与信号段的起始位置和结束位置对齐的时序信号给下采样计数器。通过下采样计数器对缓存在RAM_I和RAM_Q中的数据进行下采样，下采样时只取信号脉冲的中心点，在不改变时钟速率的条件下降低信号长度，便于非相干解调译码。通过下采样得到精同步I路数据、精同步Q路数据和精同步时序信号并送给第一解调模块。
在第一解调模块中，精同步I路数据和精同步Q路数据平方求和后进行位判决与置信度提取，生成比特译码结果和置信度矩阵，将生成的比特译码结果通过CRC校验，如果通过则输出译码结果，如果未通过校验则进行纠错。纠错的方法为：先缓存错误图样并进行冒泡排序获得置信度最小的n位的索引，例如，可取置信度最小的10位的索引，以置信度最小的10位的索引为地址在错误图样RAM表格中读取相应的单个位的图样，对取出的单个位的错误图样进行组合异或，如果能找到一种组合的异或结果与CRC校验的错误图样相同，则说明译码纠错成功，解调后的信号能够达到接收机要求，根据其索引翻转译码结果相应的比特位的值，得到纠错后的译码结果并输出；此时，无需再次进行频偏和相偏补偿，以减少第二频偏及相偏补偿模块的计算量；否则，说明纠错失败，将精同步I路数据、精同步Q路数据和精同步时序信号送给第二频偏及相偏补偿模块，再次进行频偏和相偏补偿。
如图6所示，在第二频偏及相偏补偿模块中，精同步I路数据、精同步Q路数据分成两路，一路在精同步时序信号的控制下将精同步I路数据和精同步Q路数据中的信号段存入FIFO_I_4和FIFO_Q_4，另一路采用CORDIC IP的arctan模式进行运算，计算出信号段各点的相位，对相位进行FIFO缓存后，再采用最小二乘法计算出精同步模块输出信号的频偏f2和相偏P2，产生精同步补偿时序信号，并采用CORDIC IP核的sin模式和cos模式产生初始相位为P2、频率为f2的正弦波和余弦波作为精同步补偿波形，在产生精同步补偿波形的同时读取存入FIFO_I_4和FIFO_Q_4的数据与生成的精同步补偿波形进行复数乘法后输出精同步补偿I路数据。之后，精同步补偿I路数据还可经过带宽为信号带宽的低通滤波器提升信噪比，再送给第二解调模块；低通滤波器可采用带宽为2MHz,滚降系数为0.22，阶数为200的升余弦滤波器。在精同步补偿后获得了仅存400Hz以内频偏估计误差和仅存10°相偏估计误差的信号段。
在第二解调模块中，根据精同步补偿时序信号对精同步补偿I路数据进行相干解调译码，并生成置信度矩阵，然后将译码结果通过CRC校验，如果通过校验则输出译码结果，如果未通过校验则对译码结果进行纠错，纠错的方法与第一解调模块相同，当纠错成功时则，输出纠错后的译码结果，纠错失败则丢弃译码结果。
实施例2
如图7所示，本实施例与实施例1的区别仅在于所述单条信号译码单元未设置第一解调模块，所述精同步与下采样单元输出的精同步I路数据、精同步Q路数据和精同步时序信号直接送给第二频偏及相偏补偿模块，其他结构及工作过程均与实施例1相同。
特别地，根据本发明的较佳实施方式，图2至图7所示的框图中，每个方框可以代表一个模块、程序段、或代码的一部分，上述模块、程序段、或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现中，方框中所标注的功能也可以不同于附图中所标注的顺序发生。也要注意的是，框图中的每个方框以及方框的组合，可以用执行规定的功能或操作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
描述于本发明实施例中所涉及到的单元可以通过软件的方式实现，也可以通过硬件的方式来实现，所描述的单元也可以设置在处理器中。其中，这些单元的名称在某种情况下并不构成对该单元本身的限定。
本发明未描述部分与现有技术一致，在此不做赘述。
以上所述的仅是本发明的实施例，方案中公知的具体结构及特性等常识在此未作过多描述。应当指出，对于本领域的技术人员来说，在不脱离本发明结构的前提下，还可以作出若干变形和改进，这些也应该视为本发明的保护范围，这些都不会影响本发明实施的效果和本发明的实用性。

Claims (6)

1.一种基于FPGA的星载ADS-B接收机的信号处理模块，其特征在于，包括时钟单元、ADC单元、数字下变频单元、粗同步单元和单条信号译码单元；
所述时钟单元用于给数字下变频单元和粗同步单元提供第一时钟信号，以及给数字下变频单元、粗同步单元和单条信号译码单元提供第二时钟信号；
所述ADC单元用于将接收机射频通道送来的模拟中频信号进行模数转换后输出数字中频信号；
所述数字下变频单元用于对ADC单元输出的数字中频信号采用相干形式的数字下变频解调后输出I路数据和Q路数据；
所述粗同步单元用于对I路数据和Q路数据进行同步检测，确定同步到的信号段长度，并输出与同步到的信号段对齐的粗同步时序信号，以及将数字下变频单元送来的I路数据和Q路数据通过读快写慢的异步FIFO缓冲后输出粗同步I路数据和粗同步Q路数据给单条信号译码单元；所述粗同步单元包括第一FIFO子模块、第一平方求和子模块、能量累积滤波器和FIFO读信号控制模块；所述第一FIFO子模块包括两个FIFO存储器，分别用于接收数字下变频单元输出的I路数据和Q路数据，所述第一FIFO子模块的两个FIFO存储器的写控制端均连接高电平信号，写时钟端均连接第一时钟信号，读时钟端均连接第二时钟信号；所述第一平方求和子模块用于将数字下变频单元输出的I路数据和Q路数据进行平方、求和后输出；所述能量累积滤波器用于将第一平方求和子模块输出的信号转化为信号能量和噪声能量；所述FIFO读信号控制模块用于根据信号能量和噪声能量产生粗同步时序信号，以及产生读FIFO信号分别送给第一FIFO子模块的两个FIFO存储器的读控制端；
所述FIFO读信号控制模块包括写FIFO计数器、信号能量最大值保持时间计数器、信号能量门限比较子模块、信号能量最大值比较与缓存子模块、能量缓存子模块、信噪比计算子模块和FIFO读信号生成子模块；所述信号能量门限比较子模块用于预设一个能量门限值，并将信号能量值与能量门限值作比较；所述信号能量最大值比较与缓存子模块用于在信号能量值大于能量门限值时，得出并缓存信号能量的最大值；所述信号能量最大值保持时间计数器用于在信号能量值大于能量门限值时，计算现信号能量最大值缓存值保持不变的时钟周期数量；所述能量缓存子模块用于缓存多个连续的时钟周期内信号的能量值；所述信噪比计算子模块用于结合信号能量最大值和噪声能量计算信噪比，并确定同步到的信号段长度；所述FIFO读信号生成子模块用于产生与同步到的信号段对齐的粗同步时序信号，以及产生对应的FIFO读信号；
所述单条信号译码单元用于对粗同步I路数据和粗同步Q路数据进行补偿、精同步和解调处理后输出，以作为信号处理模块的输出信号；所述单条信号译码单元包括第一频偏及相偏补偿模块、精同步与下采样模块、第一解调模块、第二频偏及相偏补偿模块和第二解调模块；
所述第一频偏及相偏补偿模块用于计算粗同步I路数据和粗同步Q路数据的频偏及相偏，并根据计算得到的频偏及相偏对粗同步I路数据、粗同步Q路数据进行补偿后输出粗同步补偿I路数据、粗同步补偿Q路数据和粗同步补偿时序信号；
所述精同步与下采样模块用于对粗同步补偿I路数据、粗同步补偿Q路数据和粗同步补偿时序信号依次进行精同步和下采样，产生精同步I路数据、精同步Q路数据和精同步时序信号；
所述第二频偏及相偏补偿模块用于计算精同步I路数据、精同步Q路数据的频偏及相偏，并根据计算得到的频偏及相偏对精同步I路数据、精同步Q路数据进行补偿，输出精同步补偿I路数据和精同步补偿时序信号；
所述第二解调模块设有根据ADS-B信号的每一位比特位错误经CRC校验后产生的图案生成的112行24列的错误图样RAM表格；所述第二解调模块先根据精同步补偿时序信号对精同步补偿I路数据进行相干解调译码，并生成置信度矩阵，然后将译码结果通过CRC校验，如果通过校验则输出译码结果，如果未通过校验则缓存错误图样并进行冒泡排序获得置信度最小的n位的索引，n为自然数，以置信度最小的n位的索引为地址在错误图样RAM表格中读取相应的单个位的图样，对取出的单个位的错误图样进行组合异或，如果能找到一种组合的异或结果与CRC校验的错误图样相同，则根据其索引翻转译码结果相应的比特位的值，并输出翻转后的译码结果，否则，丢弃此次译码结果。
2.根据权利要求1所述的基于FPGA的星载ADS-B接收机的信号处理模块，其特征在于，所述数字下变频单元通过DDS产生两路正交的正弦波，并将两路正交的正弦波分别与ADC单元输出的数字中频信号进行混频，得到I路数据信号和Q路数据信号，然后通过两个低通滤波器分别对I路数据信号和Q路数据信号进行低通滤波，再进行下采样后输出。
3.根据权利要求1所述的基于FPGA的星载ADS-B接收机的信号处理模块，其特征在于，所述第一频偏及相偏补偿模块包括第二FIFO子模块、FFT子模块、第一CORDIC子模块和第一复数乘法子模块；
所述第二FIFO子模块包括两个FIFO存储器，所述第二FIFO子模块的两个FIFO存储器的输入端分别连接粗同步I路数据和粗同步Q路数据，写控制端均连接粗同步时序信号，读控制端均与FFT子模块电连接，输出端分别与第一复数乘法子模块的第一输入端和第二输入端电连接，读时钟端和写时钟端均连接第二时钟信号；
所述FFT子模块用于采用FFT算法对粗同步I路数据和粗同步Q路数据进行运算，计算出粗同步单元输出信号的频偏f1和相偏P1，并产生对应的FIFO读信号送给第二FIFO子模块，以及产生对应的控制信号给第一CORDIC子模块；
所述第一CORDIC子模块采用CORDIC IP核的sin模式和cos模式产生初始相位为P1、频率为f1的正弦波和余弦波，分别送给第一复数乘法子模块的第三输入端和第四输入端；
所述第一复数乘法子模块用于将四个输入端输入的信号进行复数乘法运算，得到并输出粗同步补偿I路数据、粗同步补偿Q路数据和粗同步补偿时序信号。
4.根据权利要求3所述的基于FPGA的星载ADS-B接收机的信号处理模块，其特征在于，所述精同步与下采样模块包括第三FIFO子模块、第二平方求和子模块、匹配滤波子模块、下采样计算器和RAM缓存子模块；
所述第三FIFO子模块包括两个FIFO存储器，所述第三FIFO子模块的两个FIFO存储器的输入端分别连接粗同步补偿I路数据和粗同步补偿Q路数据，写控制端均连接粗同步补偿时序信号，读控制端均与匹配滤波子模块电连接，读时钟端和写时钟端均连接第二时钟信号；
所述第二平方求和子模块的两个输入端分别连接粗同步补偿I路数据和粗同步补偿Q路数据，输出端与匹配滤波子模块电连接；
所述匹配滤波子模块采用冲激响应为信号帧头的低通滤波器计算同步到的信号段长度和信号原长度的差值，在此区间内找到低通滤波器输出的信号最大值及其索引，并产生相应的FIFO读信号送给第三FIFO子模块，同时，还根据最大值的索引产生下采样时序信号给下采样计数器，所述下采样时序信号的上升沿和下降沿分别与第三FIFO子模块读出数据的信号段的起始位置和结束位置对齐；
所述下采样计数器对下采样时序信号进行下采样后输出精同步时序信号，并产生对应的RAM读信号和读地址送给RAM缓存子模块；
所述RAM缓存子模块包括两个RAM，所述RAM缓存子模块的两个RAM的输入端分别与第三FIFO子模块的两个FIFO存储器的输出端电连接，读控制端均连接下采样计数器送来的RAM读信号和读地址，输出端分别输出精同步I路数据和精同步Q路数据。
5.根据权利要求4所述的基于FPGA的星载ADS-B接收机的信号处理模块，其特征在于，所述第二频偏及相偏补偿模块包括第四FIFO子模块、第二CORDIC子模块、FIFO角度缓存子模块、最小二乘法子模块、第三CORDIC子模块和第二复数乘法子模块；
所述第四FIFO子模块包括两个FIFO存储器，所述第四FIFO子模块的两个FIFO存储器的输入端分别连接精同步I路数据和精同步Q路数据，写控制端均连接精同步时序信号，读控制端均与最小二乘法子模块电连接，输出端分别与第二复数乘法子模块的第一输入端和第二输入端电连接，读时钟端和写时钟端均连接第二时钟信号；
所述第二CORDIC子模块用于采用CORDIC IP核的arctan模式进行计算，根据粗同步I路数据和粗同步Q路数据计算出信号段各点的相位，产生对应的相位信号送给FIFO相位缓存子模块的输入端，以及产生对应的相位写信号送给FIFO相位缓存子模块的写控制端；
所述FIFO相位缓存子模块用于对相位信号进行缓存后送给最小二乘法子模块，所述FIFO相位缓存子模块的读时钟端和写时钟端均连接第二时钟信号；
所述最小二乘法子模块用于采用最小二乘法计算出精同步模块输出信号的频偏f2和相偏P2送给第三CORDIC子模块，并产生对应的FIFO读信号送给第四FIFO子模块，产生对应的相位读信号送给FIFO相位缓存子模块的读控制端，以及产生对应的精同步补偿时序信号；
所述第三CORDIC子模块采用CORDIC IP核的sin模式和cos模式产生初始相位为P2、频率为f2的正弦波和余弦波，分别送给第二复数乘法子模块的第三输入端和第四输入端；
所述第二复数乘法子模块用于将四个输入端输入的信号进行复数乘法运算，得到并输出精同步补偿I路数据。
6.根据权利要求3～5任一项所述的基于FPGA的星载ADS-B接收机的信号处理模块，其特征在于，所述单条信号译码单元还包括第一解调模块，所述第一解调模块设有根据ADS-B信号的每一位比特位错误经CRC校验后产生的图案生成的112行24列的错误图样RAM表格；所述精同步与下采样模块产生的精同步I路数据、精同步Q路数据和精同步时序信号先送到第一解调模块，所述第一解调模块先对精同步I路数据和精同步Q路数据进行平方求和，然后对平方求和后的数据进行位判决与置信度提取，生成比特译码结果和置信度矩阵，再将译码结果通过CRC校验，如果通过校验则输出译码结果，如果未通过校验则缓存错误图样并进行冒泡排序获得置信度最小的n位的索引，n为自然数，以置信度最小的n位的索引为地址在错误图样RAM表格中读取相应的单个位的图样，对取出的单个位的错误图样进行组合异或，如果能找到一种组合的异或结果与CRC校验的错误图样相同，则根据其索引翻转译码结果相应的比特位的值，并输出翻转后的译码结果，否则，将精同步I路数据、精同步Q路数据和精同步时序信号送给第二频偏及相偏补偿模块。
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