CN112038399A - 具有环绕式电极的半导体装置 - Google Patents

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Abstract

一种半导体装置的实施例包括第一半导体区域，所述第一半导体区域形成于半导体衬底内；第二半导体区域，所述第二半导体区域形成于所述半导体衬底内；第一电极，所述第一电极耦接到所述第一半导体区域；第二电极，所述第二电极耦接到所述第二半导体区域并且接近所述第一电极，其中所述第二电极被所述第一电极环绕。第三电极可以耦接到所述第一电极和所述第二半导体区域。第四电极可以耦接到所述第一半导体区域并且接近所述第三电极，其中所述第四电极可以耦接到所述第二电极，并且其中所述第三电极包括所述第一电极的共享部分。

Description

具有环绕式电极的半导体装置
技术领域
本文描述的主题的实施例总体上涉及包括二极管的半导体装置。
背景技术
半导体装置应用于各种各样的电子组件和系统中。用于射频(RF)以及高速切换和控制应用的有用半导体装置包括p-i-n二极管、p-n二极管、肖特基二极管和相关装置。具体地说，p-i-n二极管由于其低电容、高击穿电压和可调谐电容范围而可用于高频率和高功率整流器应用中。这些二极管装置充当受偏置控制电容器/电阻器，并且以RF开关、移相器和限幅器形式得到应用。在这些装置的这些应用和其它应用中，需要降低装置电阻。降低装置电阻对于降低这些应用的切换损耗并改善这些应用的频率响应很重要。因此，期望具有降低电阻的半导体装置，包括p-i-n二极管。
发明内容
根据本发明的第一方面，提供一种半导体装置，包括：
半导体衬底；
第一半导体区域，所述第一半导体区域形成于所述半导体衬底内；
第二半导体区域，所述第二半导体区域形成于所述半导体衬底内；
第一电极，所述第一电极耦接到所述第一半导体区域；
第二电极，所述第二电极耦接到所述第二半导体区域并且接近所述第一电极，其中所述第二电极被所述第一电极环绕；
第三电极，所述第三电极耦接到所述第一电极并且耦接到所述第一半导体区域，其中所述第三电极包括所述第一电极的共享部分；以及
第四电极，所述第四电极耦接到所述第二半导体区域并且接近所述第三电极，其中所述第四电极耦接到所述第二电极。
根据一个或多个实施例，所述第一电极被配置为阳极，所述第二电极被配置为阴极，所述第三电极被配置为阳极，并且所述第四电极被配置为阴极。
根据一个或多个实施例，所述第一电极被配置为阴极，所述第二电极被配置为阳极，所述第三电极被配置为阴极，并且所述第四电极被配置为阳极。
根据一个或多个实施例，所述第一半导体区域形成于所述半导体衬底的上部部分中，并且所述第二半导体区域形成于所述第一半导体区域下方。
根据一个或多个实施例，所述第一半导体区域包括p型半导体，并且所述第二半导体区域包括n型半导体。
根据一个或多个实施例，所述第一半导体区域包括n型半导体，并且所述第二半导体区域包括p型半导体。
根据一个或多个实施例，第三半导体区域形成于所述第一半导体区域与所述第二半导体区域之间。
根据一个或多个实施例，所述第一电极被配置为环绕所述第二电极的环。
根据一个或多个实施例，所述第三半导体区域包括本征半导体。
根据一个或多个实施例，所述半导体装置包括第一子单元和第二子单元，其中所述第一子单元的至少一部分包括所述第一电极和第二电极区域，并且其中所述第二子单元的至少一部分包括所述第三电极和所述第四电极。
根据一个或多个实施例，所述半导体装置包括多个单元，所述多个单元包括至少第一单元和第二单元，其中所述第一子单元和所述第二子单元包括在所述第一单元的一部分中，其中至少第三子单元包括在所述第二单元的一部分中，其中所述第三子单元包括耦接到所述第二半导体区域的第五电极和耦接到所述第一半导体区域的第六电极，其中所述第三子单元的所述第一电极包括所述第二子单元的第三电极的共享区域。
根据一个或多个实施例，所述半导体装置包括环绕所述第一单元和所述第二单元中的至少一个单元的外部电极。
根据一个或多个实施例，所述第二单元被配置为环绕所述第一单元的环。
根据一个或多个实施例，另外包括隔离区域，所述隔离区域邻近所述外部电极。
根据一个或多个实施例，所述隔离区域包括深沟槽隔离。
根据一个或多个实施例，所述隔离区域包括注入隔离。
根据一个或多个实施例，所述半导体衬底包括块状硅。
根据一个或多个实施例，所述半导体衬底包括绝缘体上硅。
根据本发明的第二方面，提供一种半导体二极管，包括：
半导体衬底；
n型半导体区域，所述n型半导体区域形成于所述半导体衬底内；
p型半导体区域，所述p型半导体区域形成于所述半导体衬底内、邻近所述n型半导体区域；
第一子单元，所述第一子单元包括：
第一阳极，所述第一阳极耦接到所述p型半导体区域；以及
阴极，所述阴极耦接到n型半导体区域并且接近所述第一阳极，其中第一阴极被所述第一阳极环绕；
第二子单元，所述第二子单元包括：
第二阳极，所述第二阳极耦接到所述第一阳极和第二p型半导体区域，其中所述第二阳极包括所述第一阳极的共享部分；以及
第二阴极，所述第二阴极耦接到所述n型区域并且接近所述第二阳极，其中所述第二阴极耦接到所述第一阴极；并且
其中所述第一子单元邻近所述第二子单元形成。
根据本发明的第三方面，提供一种半导体p-i-n二极管，包括：
硅衬底；
p型半导体区域，所述p型半导体区域形成于所述硅衬底内；
n型半导体区域，所述n型半导体区域邻近所述p型半导体区域形成；
本征半导体区域，所述本征半导体区域形成于所述p型半导体区域与所述n型半导体区域之间；
第一阳极，所述第一阳极耦接到所述p型半导体区域；
第一阴极，所述第一阴极耦接到n型半导体区域并且接近所述阳极，其中所述第一阴极被所述第一阳极环绕；
第二阳极，所述第二阳极耦接到所述p型半导体区域；
第二阴极，所述第二阴极耦接到所述n型半导体区域并且接近所述第二阳极，其中所述第二阳极的一部分包括所述第一阳极；以及
隔离区域，所述隔离区域围绕所述第一阳极、所述第一阴极、所述第二阳极和所述第二阴极。
附图说明
当结合以下附图考虑详细描述和权利要求时，可以通过参考所述详细描述和权利要求得出对主题的更全面理解，其中贯穿附图，类似的附图标记指代类似的元件。
图1是根据实施例的半导体装置的顶视图。
图1A是根据实施例的图1的半导体装置沿线1A-1A的横截面视图。
图1B是根据实施例的图1的半导体装置沿线1B-1B的横截面视图。
图2是常规装置的顶视图。
图2A是图2的常规装置沿线2A-2A的横截面视图。
图3是图1和2的半导体装置的二极管电流对二极管电压的曲线图。
图4是图1和2的半导体装置的耗尽电容对频率的曲线图。
图5是图1和2的半导体装置的隔离度对频率的曲线图。
图6是图1和2的半导体装置的导通电阻对频率的曲线图。
图7是图1和2的半导体装置的插入损耗对频率的曲线图。
具体实施方式
以下详细描述在本质上仅仅是说明性的并且不旨在限制主题的实施例或此类实施例的应用和用途。如本文所使用的，词语“示例性”和“例子”意指“充当例子、实例或说明”。在本文中被描述为示例性或例子的任何实施方案不一定被解释为相比其它实施方案是优选的或有利的。此外，不旨在受在前的技术领域、背景技术或以下详细描述中呈现的任何明确或隐含理论的约束。
图1是根据实施例的半导体装置100的顶视图。在一个实施例中，半导体装置100可以包括半导体衬底110、形成于半导体衬底110内的隔离区域120、耦接到半导体衬底110的第一阳极130(“第一电极”)以及耦接到半导体衬底110和第一阳极130的第一阴极140(“第二电极”)。在一个实施例中，第一阳极130可以环绕第一阴极140。如本文所使用的，术语“环绕”意指围绕电极，意指电极(例如，第一阳极130)和/或半导体衬底110的与所述电极(例如，第一阳极130)接触的部分围绕电极(例如，第一阴极140)。在一个实施例中，用阳极(例如，第一阳极130)环绕阴极(例如，第一阴极140)(或者反之亦然)可以最小化所需的隔离区域(例如，隔离区域120)的面积，并且因此最小化被半导体装置100消耗的管芯面积。根据实施例，第一阳极130可以耦接到第二阳极132(“第三电极”)。在一个实施例中，第一阳极130可以包括环绕第一阴极140的环。在一个实施例中，第二阴极142(“第四电极”)可以耦接到第二阳极132。在一个实施例中，第一阳极130和第二阳极132在共享阳极部分134(“共享部分”)中可以彼此抵接。此外，在一个实施例中，可能期望保持相反极性的电极(例如，阳极和阴极)之间的恒定距离，以最小化电极之间的扩展电阻。
根据实施例，为了在保持低电容的同时减小半导体装置100的电阻，以实现操作期间的适合的隔离(例如，当半导体装置100的实施例是处于截止状态的二极管时)，可能期望将半导体装置100的区域分为多个区段。在一个实施例中，第一阳极130和第二阳极132以及第一阴极140和第二阴极142可以被布置在初级子单元150(“第一子单元”)和次级子单元152(“第二子单元”)中。初级子单元150可以包括第一阳极130(即，第一电极)和被第一阳极130环绕的第一阴极140(即，第二电极)。次级子单元152可以包括第二阳极132(即，第三电极)和第二阴极142(即，第四电极)。在一个实施例中，初级子单元150可以被配置为内环，并且次级子单元152可以被配置为环绕初级子单元150的外环的一部分。在一个实施例中，次级子单元可以包括共享阳极部分134，所述共享阳极部分134包括第一阳极130的一部分。
根据实施例，初级子单元150可以抵接第一次级子单元152以及第二次级子单元154、第三次级子单元156和第四次级子单元158，以形成第一单元环160(“第一单元”)。在一个实施例中，第二次级子单元154可以包括第三阳极153(“第五电极”)和第三阴极155(“第六电极”)。第三次级子单元156和第四次级子单元158可以以与初级子单元150和第二次级子单元152类似的方式被配置成具有电极(例如，阳极和阴极)。在一个实施例中，半导体装置100可以包括多个单元环(“多个单元”)。在一个实施例中，多个单元环可以包括第一单元环160和一个或多个另外的子单元，其中初级子单元150和第一次级子单元152可以包括在第一单元环160的一部分中。在一个实施例中，第一次级子单元152、第二次级子单元154、第三次级子单元156和第四次级子单元158的阳极的形成第一单元环160的周边的外部部分可以抵接到第一三级子单元、第二三级子单元、第三三级子单元、第四三级子单元、第五三级子单元、第六三级子单元、第七三级子单元和第八三级子单元161、162、163、164、165、166、167、168、169、170、171、172。在一个实施例中，第一三级子单元、第二三级子单元、第三三级子单元、第四三级子单元、第五三级子单元、第六三级子单元、第七三级子单元和第八三级子单元161、162、163、164、165、166、167、168、169、170、171和172的外部部分可以形成第二单元环180(“第二单元”)的周边。在不脱离本发明主题的范围的情况下，可以通过抵接围绕第二单元环180的周边的另外的子单元(例如，四级、五级等，未示出)实现连续的单元环(未示出)。在一个实施例中，外部阴极190(“外部电极”)可以环绕最外部的单元环(例如，第二单元环180)。
同时参照图1和分别如图1A和1B中示出的沿切割线1A-1A和1B-1B的图1的相关联的横截面，半导体衬底110可以包括多个半导体区域。如本文所使用的，术语“半导体区域”可以指代单个或多个半导体区域，所述单个或多个半导体区域可以包括通过注入(例如，离子注入)形成的区域或者通过外延生长而生长的层。在一个实施例中，第一半导体区域103可以形成于半导体衬底110内。根据实施例，第二半导体区域105可以形成于半导体衬底110内并邻近第一半导体区域103。根据实施例，第三半导体区域107可以形成于第一半导体区域103与第二半导体区域105之间。根据实施例，第一半导体区域103可以形成于第二半导体区域105上方。在一个实施例中，第三半导体区域107可以形成于第一半导体区域103与第二半导体区域105上方之间。
在一个实施例中，半导体衬底110可以包括以下中的一种或多种：硅(Si)、锗(Ge)、砷化镓(GaAs)、磷化镓(GaP)、磷化铟镓(InGaP)、磷化铟(InP)、氮化镓(GaN)、氮化铝(AlN)、氮化铟(InN)、碳化硅(SiC)、蓝宝石或者其它适合的材料。在其它实施例中，半导体衬底110可以包括绝缘体上Si(SOI)。在一个实施例中，第一半导体区域103、第二半导体区域105和第三半导体区域107可以包括Si、Ge和硅锗(SiGe)中的一种或多种。在其它实施例中，第一半导体区域103、第二半导体区域105和第三半导体区域107可以包括GaAs、GaN、AlN、InN、InGaP和/或其它合适的材料中的一种或多种。在一个实施例中，第一半导体区域103可以包括p型半导体，第二半导体区域105可以包括n型半导体，并且第三半导体区域107可以包括本征半导体。如本文所使用的，术语“p型半导体”是指空穴浓度的范围为约1015cm-3到约1020cm-3的半导体材料，但是可以包括其它更高或更低的电子浓度。如本文所使用的，术语“n型半导体”是指净电子浓度的范围为约1015cm-3到约1020cm-3的半导体材料，但是可以包括其它更高或更低的电子浓度或空穴浓度。如本文所使用的，术语“本征半导体”是指电子浓度或空穴浓度的范围为约1013cm-3到约1016cm-3的半导体材料，但是可以包括其它更高或更低的电子浓度或空穴浓度。在一个实施例中，第一半导体区域103、第二半导体区域105和第三半导体区域107中的一个或多个半导体区域可以是有意掺杂的。在其它实施例中，第一半导体区域103、第二半导体区域105和第三半导体区域107中的一个或多个半导体区域可以是无意掺杂的。在一些实施例中，第一半导体区域103可以包括有意掺杂p型半导体，第二半导体区域105可以包括有意掺杂n型半导体，并且第三半导体区域107可以包括无意掺杂本征半导体或轻掺杂本征半导体。在其它实施例中，第一半导体区域103可以包括有意掺杂n型半导体，第二半导体区域105可以包括有意掺杂p型半导体，并且第三半导体区域107可以包括无意掺杂本征半导体或轻掺杂本征半导体。在一个实施例中，第一半导体区域103、第二半导体区域105和第三半导体区域107中的一个或多个半导体区域可以包括形成于半导体衬底110中的注入区域(即，通过离子注入掺杂的)。在不脱离本发明主题的范围的情况下，第一半导体区域103、第二半导体区域105和第三半导体区域107中的一个或多个半导体区域可以包括外延生长的半导体层。
在一个实施例中，第一半导体区域103的厚度可以介于约100埃与1000埃之间。在其它实施例中，第一半导体区域103的厚度可以介于约50埃与约5000埃之间，但是可以使用其它厚度。在一个实施例中，第二半导体区域105的厚度可以介于约100埃与1000埃之间。在其它实施例中，第二半导体区域105的厚度可以介于约50埃与约10000埃之间，但是可以使用其它厚度。在一个实施例中，第三半导体区域107的厚度可以介于约100埃与1000埃之间。在其它实施例中，第三半导体区域107的厚度可以介于约50埃与约5000埃之间，但是可以使用其它厚度。再次参照图1、1A和1B，并且在一个实施例中，阳极(例如，第一阳极130和第二阳极132以及其它阳极)可以包括耦接到第一半导体区域103的顶部导电层。在一个实施例中，顶部导电层可以由多晶硅、铝(A1)、铜(Cu)、钨(W)、钛(W)、金(Au)或其它适合的导电材料中的一种或多种形成。在一个实施例中，用于形成第一阳极130、第二阳极132和其它阳极的阳极长度136可以介于约0.1微米与约0.5微米之间。在其它实施例中，阳极长度136可以介于约0.1微米与约10微米之间。在一个实施例中，第一接触通孔131可以将一个或多个阳极(即，第一阳极130、第二阳极132等)耦接到第一半导体区域103(例如，p型半导体)。在一个实施例中，第一接触通孔131可以形成在于第一半导体层上方形成的层间电介质111中，并且可以填充有W、Cu、Al、Ti、Au或其它适合的导电材料中的一种或多种。
再次参照图1、1A和1B，阴极(例如，第一阴极140和第二阴极142以及其它阴极)可以包括耦接到第二半导体区域105的顶部导电层。在一个实施例中，顶部导电层可以由多晶硅、Al、Cu、W、Ti、Au或者它适合的导电材料中的一种或多种形成。在一个实施例中，阴极(例如，第一阴极140和第二阴极142)可以耦接到共用电势点或连接点(未示出)。在一个实施例中，用于形成例如第二阴极142、外部阴极190和其它阴极的阴极长度146可以介于约0.1微米与约0.5微米之间。在其它实施例中，阴极长度146可以介于约0.1微米与约10微米之间。根据实施例，第二半导体接触区域106(例如，重掺杂n+半导体区域)可以将一个或多个阴极(即，第一阴极140、第二阴极142等)耦接到第二半导体区域105(例如，n型半导体)。在一个实施例中，一个或多个浅隔离区域108可以将第一半导体区域103的部分与一个或多个第二半导体接触区域106隔离。在一个实施例中，浅隔离区域108可以包括离子注入区域，在所述例子注入区域中晶体结构的损坏致使这些区域基本上是半绝缘的或者高电阻的。
再次参照图1、1A和1B，并且在一个实施例中，隔离区域120可以形成于半导体衬底110内，以将半导体装置100与形成于半导体衬底110上方或内的其它装置电隔离。根据实施例，隔离区域120可以包括形成于半导体区域110内或者上方的将半导体装置100与半导体衬底110内的其它装置基本上隔离的任何区域。如本文所使用的，术语“隔离”意指防止或者基本上限制装置之间的电耦接、机械耦接或者其它耦接。在一个实施例中，隔离区域120可以包括深沟槽隔离(DTI)，其中(例如，通过干蚀刻)去除了半导体衬底110的蚀刻部分124，并且然后用绝缘材料或高电阻材料(例如，二氧化硅、氮化硅、多晶Si或Si)填充蚀刻部分124以形成隔离区域120。在一些实施例中，蚀刻部分124可以包括用于增强隔离区域120的隔离特性的掺杂层(例如，p型层)。在其它实施例中，隔离区域120可以包括半导体衬底110的注入区域。
再次参照图1、1A和1B，第一阳极130(即，第一电极)可以通过p-i-n结耦接到第一阴极140(即，第二电极)，所述p-i-n结通过第一半导体区域103(例如，p型层)、第三半导体层107(本征层)和第二半导体层105(n型层)的电耦接形成。根据实施例，第二阳极132(即，第三电极)可以通过共用连接件(例如，金属或者其它高导电材料)耦接到第一阳极130。在一个实施例中，第一阳极130可以通过分别位于第一半导体区域103、第二半导体区域105和第三半导体区域107中的p-i-n结耦接到第二阴极142(即，第四电极)。在一个实施例中，第一阳极130可以包括一个或多个区段并且可以通过一个或多个第一接触通孔131耦接到第一半导体区域103(例如，p型半导体)，所述一个或多个第一接触通孔131耦接到半导体衬底110内的第一半导体区域103。根据实施例，第一阴极140可以通过耦接到第二半导体区域105的第二接触通孔141耦接到第二半导体区域105(例如，n型半导体)。在一个实施例中，第二接触通孔141可以通过第二半导体接触区域106耦接到第二半导体层105。在一个实施例中，第一阳极130可以环绕第一阴极140。根据实施例，第二阳极132可以耦接到第一半导体区域103(例如，p型半导体)，并且直接邻近第一阳极130并且耦接到所述第一阳极130。在一个实施例中，第二阴极142可以耦接到第二半导体区域105(例如，n型半导体)并且直接邻近第二阳极132。如本文所使用的，术语“直接邻近”意指两个元件邻近并且在所述两个邻近元件之间不存在中间元件。在一个实施例中，第二阳极132可以包括共享阳极部分134，所述共享阳极部分134包括第一阳极130的一部分。在一个实施例中，第一阳极130和第二阳极132可以利用第一接触通孔131耦接到第一半导体区域103。同样，第一阴极140和第二阴极142可以利用第二接触通孔141耦接到第二半导体区域105。
图2是出于与图1的半导体装置100比较的目的而示出的常规装置200的顶视图。图2A是图2的常规装置200沿线2A-2A的横截面视图。在一个实施例中，并且同时参照图2和2A，常规装置200可以包括半导体衬底210、形成于半导体衬底210内的隔离区域220、耦接到半导体衬底210的阳极230以及耦接到半导体衬底210和阳极230的阴极240。半导体衬底210可以包含相同的特征，并且类似于图1、1A和1B的半导体衬底110。常规装置200的阳极230和阴极240被布置成使得阳极230和阴极240彼此平行，并且与图1的半导体装置100不同，阳极230不环绕阴极240。因此，在阳极230与阴极240之间在阳极230的端点232和阴极240的端点242处存在非恒定距离。阳极230与阴极240之间的额外距离因为端点242处的与较短内部电流路径246相比较长的端电流路径244而可能引起阳极230与阴极240之间的另外的扩展电阻。如将在图4-7中示出的，此所增加扩展电阻导致常规装置200的与半导体装置100相比更高的插入损耗和降低的隔离度。阳极230与阴极240形成整流结。阳极230可以耦接到p型半导体区域，并且阴极240可以耦接到n型半导体区域。根据实施例，n型半导体区域和p型半导体区域两者均耦接到本征半导体区域(例如，轻掺杂n型区域)。一系列阳极230和阴极240与半导体衬底210内的n型半导体区域和p型半导体区域的耦接类似于第一阳极130和第一阴极140与图1和1A的半导体衬底110的连接，为了简洁起见，这里不再重复。
图3描绘了图1的半导体装置100和图1和2的常规装置200的二极管电流对二极管电压的曲线图300。迹线310是图1的半导体装置100的所测量电流对二极管电压的图形表示。迹线330是图2的常规装置200的所测量二极管电流的图形表示。如在曲线图300中看到的，迹线310和330的比较示出了图1的半导体装置100和常规装置200具有几乎相同的二极管电流对二极管电压特性。在迹线310和330的比较中看到的几乎相同的二极管电流对二极管电压特性是由半导体装置100和常规装置200具有等效面积引起的。
图4描绘了图1的半导体装置100和图2的常规装置200的示例耗尽电容对频率(以赫兹计)的曲线图400。迹线410是图1的半导体装置100的所测量耗尽电容对频率的图形表示。迹线430是图2的常规装置200的所测量耗尽电容对频率的图形表示。根据实施例，迹线410和迹线430中表示的测量值是二极管的电容在-2.5伏的反向偏置电压下的测量值。应当理解的是，此数据是示例性的，并且可以使用反向偏置电压的宽泛变体，这取决于半导体装置100的设计和应用中可用的电压。根据实施例，对电容测量的反向偏置可以被设置为处于二极管的约一半击穿电压下。因此，在此例子中，击穿电压为约-5伏，并且因此反向偏置电压被设置为-2.5伏。在其它例子(未示出)中，可以使用具有更高或更低击穿电压的二极管。在这些例子中，可以使用更高或更低的反向偏置电压(例如，击穿电压的一半)。如在曲线图400中看到的，迹线410和430示出了半导体装置100和常规装置200具有几乎相同的耗尽电容特性。在迹线410和430的比较中看到的几乎相同的耗尽电容对频率特性是由图1的等效面积半导体装置100和图2的常规装置200引起的。
图5描绘了图1的半导体装置100和图2的常规装置200的隔离度对频率(以赫兹计)的曲线图500。如本文所使用的，术语“隔离度”是指当装置“截止”时递送到装置的输入功率与响应于递送到装置的输入功率而传输通过装置的输出功率的比率。理想地，隔离度是无限的，这意味着信号不会穿过装置(例如，半导体装置100)。在一个实施例中，隔离度是在装置(例如，半导体装置100)截止时，例如在反向偏置条件下(即，当开关断开时)测量的。迹线510是图1的半导体装置100的所测量隔离度对频率(以赫兹计)的图形表示。迹线530是图2的常规装置200的所测量隔离度对频率的图形表示。迹线510和迹线530中表示的测量值是隔离二极管在-2.5伏的反向偏置电压下的测量值。如在曲线图500中看到的，迹线510和530示出了图1的半导体装置100和图2的常规装置200具有大致相同的隔离度对频率特性。在迹线510和530的比较中看到的大致相同的隔离度对频率特性是由图1的半导体装置100和图2的常规装置200的几乎等效的耗尽电容引起的。
图6描绘了图1的半导体装置100和图2的常规装置200的导通电阻对频率(以赫兹计)的曲线图600。如本文所使用的，术语“导通电阻”是指装置的射频(RF)电压与RF电流的比率。迹线610和612是图1的半导体装置100的所测量导通电阻对频率的图形表示。在一个实施例中，迹线610表示0.9伏的正向偏置电压的导通电阻并且迹线612表示0.8伏的正向偏置电压的导通电阻。同样，迹线630和632是图2的常规装置200的所测量导通电阻对频率(以赫兹计)的图形表示。在一个实施例中，迹线630和632中表示的测量值是导通电阻分别在0.9伏和0.8伏的正向偏置电压下的测量值。如在曲线图600中看到的，迹线610、612、630和632示出了图1的半导体装置100在两种导通状态条件下具有与图2的常规装置200相比较低的导通电阻对频率。针对图1的半导体装置100所观察到的由迹线610和612表示的与图2的常规装置200的由迹线630和632表示的导通电阻对频率相比较低的导通电阻对频率特性是由图1的半导体装置100实现的与图2的常规装置200相比较低的扩展电阻引起的。
图7是图1的半导体装置100和图2的常规装置200的插入损耗对频率(以赫兹计)的曲线图700。如本文所使用的，术语“插入损耗”是指当在“导通”状态下被正向偏置时，响应于递送到装置的给定量的输入功率而传输到装置的输出功率的比率。迹线710和712分别是处于导通状态(经过正向偏置的)下的均以0.8伏的偏置电压偏置的图1的半导体装置100和图2的常规装置200的所测量插入损耗对频率的图形表示。迹线730和732分别是处于导通状态(经过正向偏置的)下的处于0.9伏的偏置电压下的图2的常规装置200的所测量插入损耗对频率的图形表示。如在曲线图700中看到的，迹线710、712、730和732示出了在0.8伏的导通状态条件和0.9伏的导通状态条件两者下，图1的半导体装置100均具有与图2的常规装置200相比更低的插入损耗对频率。值得注意的是，并且如在图3中可以看到的，图1的半导体装置100和图2的常规装置200两者在0.8伏正向偏置电压和0.9伏正向偏置电压两者下均可以具有基本上相等的电流，这是由于所述图1的半导体装置100和所述图2的常规装置200是用相同的电压偏置的并且具有相同的面积。因此，对于给定电流，在一个实施例中，半导体装置100相比于常规装置200可以具有所改善的插入损耗。而且，应当理解的是，由迹线710、712、730和732表示的测量值是示例性的，并且可以使用其它偏置点(未示出)。对于这些其它偏置点，可以看到类似的趋势(即，图1的半导体装置100的插入损耗较低)。
针对图1的半导体装置100所观察到的由迹线710和712表示的与图2的常规装置200的由迹线730和732表示的导通电阻对频率相比较低的插入损耗对频率特性是由图1的半导体装置100实现的与图2的常规装置200相比较低的导通电阻引起的。
至此应当理解的是，已经公开了半导体装置的各个实施例。在第一方面，一种半导体装置的实施例可以包括半导体衬底；第一半导体区域，所述第一半导体区域形成于所述半导体衬底内；第二半导体区域，所述第二半导体区域形成于所述半导体衬底内；第一电极，所述第一电极耦接到所述第一半导体区域；第二电极，所述第二电极耦接到所述第二半导体区域并且接近所述第一电极，其中所述第二电极被所述第一电极环绕；第三电极，所述第三电极耦接到所述第一电极并且耦接到所述第一半导体区域，其中所述第三电极包括所述第一电极的共享部分；以及第四电极，所述第四电极耦接到所述第二半导体区域并且接近所述第三电极，其中所述第四电极耦接到所述第二电极。在一个实施例中，所述第一电极可以被配置为阳极，所述第二电极可以被配置为阴极，所述第三电极可以被配置为阳极，并且所述第四电极可以被配置为阴极。在其它实施例中，所述第一电极可以被配置为阴极，所述第二电极可以被配置为阳极，所述第三电极可以被配置为阴极，并且所述第四电极可以被配置为阳极。根据实施例，所述第一半导体区域可以形成于所述半导体衬底的上部部分中，并且所述第二半导体区域可以形成于所述第一半导体区域下方。在一个实施例中，所述第一半导体区域可以包括p型半导体，并且所述第二半导体区域可以包括n型半导体。在一个实施例中，所述第一半导体区域可以包括n型半导体，并且所述第二半导体区域可以包括p型半导体。在一个实施例中，第三半导体区域可以形成于所述第一半导体区域与所述第二半导体区域之间。在一个实施例中，所述第三半导体区域可以包括本征半导体。
在一个实施例中，所述半导体装置可以包括第一子单元和第二子单元，其中所述第一子单元的至少一部分包括所述第一电极和所述第二电极，并且其中所述第二子单元的至少一部分包括所述第三电极和所述第四电极。在一个实施例中，所述半导体装置可以包括多个单元，所述多个单元包括至少第一单元和第二单元，其中所述第一子单元和所述第二子单元包括在所述第一单元的一部分中，其中至少第三子单元包括在所述第二单元的一部分中，其中所述第三子单元包括耦接到所述第二半导体区域的第五电极和耦接到所述第一半导体区域的第六电极，其中所述第三子单元的所述第一电极包括所述第二子单元的第三电极的共享区域。根据实施例，所述半导体装置可以包括环绕所述第一单元和所述第二单元中的至少一个单元的外部电极。在一个实施例中，所述第一电极可以被配置为环绕所述第二电极的环。在一个实施例中，所述第二单元可以被配置为环绕所述第一单元的环。在一个实施例中，所述半导体装置可以包括邻近所述外部电极的隔离区域。在一些实施例中，所述隔离区域可以包括深沟槽隔离。在其它实施例中，所述隔离区域可以包括注入隔离。在一个实施例中，所述半导体衬底可以包括块状硅。在其它实施例中，所述半导体衬底可以包括绝缘体上硅。
另一方面，本发明主题的实施例可以包括一种半导体二极管，所述半导体二极管包括半导体衬底；n型半导体区域，所述n型半导体区域形成于所述半导体衬底内；p型半导体区域，所述p型半导体区域形成于所述半导体衬底内、邻近所述n型半导体区域；第一子单元；以及第二子单元。在一个实施例中，所述第一子单元可以包括第一阳极，所述第一阳极耦接到所述p型区域；以及阴极，所述阴极耦接到n型半导体区域并且接近所述第一阳极，其中第一阴极被所述第一阳极环绕。在一个实施例中，第二子单元可以包括第二阳极，所述第二阳极耦接到所述第一阳极和第二p型半导体区域，其中所述第二阳极包括所述第一阳极的共享部分；以及第二阴极，所述第二阴极耦接到所述n型区域并且接近所述第二阳极，其中所述第二阴极耦接到所述第一阴极，并且其中所述第一子单元邻近所述第二子单元形成。
另一方面，本发明主题可以包括一种半导体p-i-n二极管，所述半导体p-i-n二极管包括硅衬底；p型半导体区域，所述p型半导体区域形成于所述硅衬底内；n型半导体区域，所述n型半导体区域邻近所述p型半导体区域形成；本征半导体区域，所述本征半导体区域形成于所述p型半导体区域与所述n型半导体区域之间。实施例可以包括第一阳极，所述第一阳极耦接到所述p型半导体区域；第一阴极，所述第一阴极耦接到n型半导体区域并且接近所述阳极，其中所述第一阴极被所述第一阳极环绕；第二阳极，所述第二阳极耦接到所述p型半导体区域；第二阴极，所述第二阴极耦接到所述n型半导体区域并且接近所述第二阳极，其中所述第二阳极的一部分包括所述第一阳极；以及隔离区域，所述隔离区域围绕所述第一阳极、所述第一阴极、所述第二阳极和所述第二阴极。
为了简洁起见，本文中可能未详细描述常的半导体制作技术。另外，某些术语在本文中还可以仅供参考使用并且因此不旨在是限制性的，并且术语“第一”、“第二”和其它此类提及结构的数值术语并不暗示序列或顺序，除非上下文明确指明。
前面的描述是指元件或节点或特征“连接”或“耦接”在一起。如本文中所使用的，除非另外明确说明，否则“连接”意指一个元件直接地并且不一定是机械地接合到另一个元件(或与另一个元件直接连通)。同样，除非另有明确规定，否则“耦接”意指一个元件与另一个元件直接或间接连接(或直接或间接连通)，但不一定是机械地连接。因此，尽管附图中所示的示意图描绘了元件的一种示例性布置，但是在所描绘主题的实施例中可以存在另外的中间元件、装置、特征或组件。
虽然前面的详细描述中已经呈现了至少一个示例性实施例，但是应理解的是，存在大量变体。还应理解的是，本文所描述的一个或多个示例性实施例不旨在以任何方式限制所请求保护的主题的范围、适用性或配置。相反，前面的详细描述将为本领域的技术人员提供用于实施一个或多个所描述实施例的便捷路线图。应当理解的是，在不脱离由权利要求限定的范围的情况下，可以对元件的功能和布置作出各种改变，所述改变包括在提交本专利申请时已知的等效物或可预见的等效物。

Claims (10)

1.一种半导体装置，其特征在于，包括：
半导体衬底；
第一半导体区域，所述第一半导体区域形成于所述半导体衬底内；
第二半导体区域，所述第二半导体区域形成于所述半导体衬底内；
第一电极，所述第一电极耦接到所述第一半导体区域；
第二电极，所述第二电极耦接到所述第二半导体区域并且接近所述第一电极，其中所述第二电极被所述第一电极环绕；
第三电极，所述第三电极耦接到所述第一电极并且耦接到所述第一半导体区域，其中所述第三电极包括所述第一电极的共享部分；以及
第四电极，所述第四电极耦接到所述第二半导体区域并且接近所述第三电极，其中所述第四电极耦接到所述第二电极。
2.根据权利要求1所述的半导体装置，其特征在于，所述第一电极被配置为阳极，所述第二电极被配置为阴极，所述第三电极被配置为阳极，并且所述第四电极被配置为阴极。
3.根据权利要求1所述的半导体装置，其特征在于，所述第一电极被配置为阴极，所述第二电极被配置为阳极，所述第三电极被配置为阴极，并且所述第四电极被配置为阳极。
4.根据权利要求1所述的半导体装置，其特征在于，所述第一半导体区域形成于所述半导体衬底的上部部分中，并且所述第二半导体区域形成于所述第一半导体区域下方。
5.根据权利要求1所述的半导体装置，其特征在于，所述第一半导体区域包括p型半导体，并且所述第二半导体区域包括n型半导体。
6.根据权利要求1所述的半导体装置，其特征在于，所述第一半导体区域包括n型半导体，并且所述第二半导体区域包括p型半导体。
7.根据权利要求1所述的半导体装置，其特征在于，第三半导体区域形成于所述第一半导体区域与所述第二半导体区域之间。
8.根据权利要求1所述的半导体装置，其特征在于，所述第一电极被配置为环绕所述第二电极的环。
9.一种半导体二极管，其特征在于，包括：
半导体衬底；
n型半导体区域，所述n型半导体区域形成于所述半导体衬底内；
p型半导体区域，所述p型半导体区域形成于所述半导体衬底内、邻近所述n型半导体区域；
第一子单元，所述第一子单元包括：
第一阳极，所述第一阳极耦接到所述p型半导体区域；以及
阴极，所述阴极耦接到n型半导体区域并且接近所述第一阳极，其中第一阴极被所述第一阳极环绕；
第二子单元，所述第二子单元包括：
第二阳极，所述第二阳极耦接到所述第一阳极和第二p型半导体区域，其中所述第二阳极包括所述第一阳极的共享部分；以及
第二阴极，所述第二阴极耦接到所述n型区域并且接近所述第二阳极，其中所述第二阴极耦接到所述第一阴极；并且
其中所述第一子单元邻近所述第二子单元形成。
10.一种半导体p-i-n二极管，其特征在于，包括：
硅衬底；
p型半导体区域，所述p型半导体区域形成于所述硅衬底内；
n型半导体区域，所述n型半导体区域邻近所述p型半导体区域形成；
本征半导体区域，所述本征半导体区域形成于所述p型半导体区域与所述n型半导体区域之间；
第一阳极，所述第一阳极耦接到所述p型半导体区域；
第一阴极，所述第一阴极耦接到n型半导体区域并且接近所述阳极，其中所述第一阴极被所述第一阳极环绕；
第二阳极，所述第二阳极耦接到所述p型半导体区域；
第二阴极，所述第二阴极耦接到所述n型半导体区域并且接近所述第二阳极，其中所述第二阳极的一部分包括所述第一阳极；以及
隔离区域，所述隔离区域围绕所述第一阳极、所述第一阴极、所述第二阳极和所述第二阴极。
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