CN112018051A - 半导体设备封装和其制造方法 - Google Patents

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Abstract

本发明提供一种半导体设备封装，其包含第一介电层、导电焊垫和电触头。所述第一介电层具有第一表面和与所述第一表面相对的第二表面。所述导电焊垫安置于所述第一介电层内。所述导电焊垫包含第一导电层和屏障。所述第一导电层与所述第一介电层的所述第二表面相邻。所述第一导电层具有面向所述第一介电层的所述第一表面的第一表面和与所述第一表面相对的第二表面。所述第一导电层的所述第二表面从所述第一介电层暴露。所述屏障层安置于所述第一导电层的所述第一表面上。所述电触头安置于所述导电焊垫的所述第一导电层的所述第二表面上。

Description

半导体设备封装和其制造方法
技术领域
本公开大体上涉及半导体设备封装和其制造方法，以及包含焊垫结构的半导体设备封装和其制造方法。
背景技术
半导体封装设备可包含将电子组件电连接到衬底的焊球。在比较性半导体封装设备中，焊球可直接粘合到铜焊垫。然而，金属间化合物(IMC)层可形成于焊球与铜焊垫之间，这可引起裂缝或空隙并且继而影响焊球与铜焊垫之间的连接。
发明内容
在一或多个实施例中，一种半导体设备封装包含第一介电层、导电焊垫和电触头。所述第一介电层具有第一表面和与所述第一表面相对的第二表面。所述导电焊垫安置于所述第一介电层内。所述导电焊垫包含第一导电层和屏障。所述第一导电层与所述第一介电层的所述第二表面相邻。所述第一导电层具有面向所述第一介电层的所述第一表面的第一表面和与所述第一表面相对的第二表面。所述第一导电层的所述第二表面从所述第一介电层暴露。所述屏障层安置于所述第一导电层的所述第一表面上。所述电触头安置于所述导电焊垫的所述第一导电层的所述第二表面上。
在一或多个实施例中，一种制造半导体设备封装的方法包含(a)提供载体；(b)在所述载体上形成第一介电层，所述第一介电层具有穿透所述第一介电层的开口；(c)在所述开口内形成第一导电层；(d)在所述开口内和所述第一导电层上形成屏障层；和(e)在所述第一介电层上和所述开口内形成互连层。
附图说明
当结合附图阅读时，从以下详细描述最佳理解本公开的各方面。应注意，各种特征可能未按比例绘制，且各种特征的尺寸可出于论述的清楚起见而任意增大或减小。
图1说明根据本公开的一些实施例的半导体设备封装的横截面图。
图2A说明根据本公开的一些实施例制造半导体封装设备的方法的一或多个阶段。
图2B说明根据本公开的一些实施例制造半导体封装设备的方法的一或多个阶段。
图2C说明根据本公开的一些实施例制造半导体封装设备的方法的一或多个阶段。
图2D说明根据本公开的一些实施例制造半导体封装设备的方法的一或多个阶段。
图2E说明根据本公开的一些实施例制造半导体封装设备的方法的一或多个阶段。
图2F说明根据本公开的一些实施例制造半导体封装设备的方法的一或多个阶段。
图2G说明根据本公开的一些实施例制造半导体封装设备的方法的一或多个阶段。
图2H说明根据本公开的一些实施例制造半导体封装设备的方法的一或多个阶段。
图2I说明根据本公开的一些实施例制造半导体封装设备的方法的一或多个阶段。
图2J说明根据本公开的一些实施例制造半导体封装设备的方法的一或多个阶段。
在整个图式和详细描述中使用共同参考标号来指示相同或相似组件。根据以下结合附图作出的详细描述将容易理解本公开。
具体实施方式
图1说明根据本公开的一些实施例的半导体设备封装1(或半导体设备封装的一部分)的横截面图。半导体封装设备1包含电路层10、导电焊垫11和电触头12。
电路层10包含互连层(例如，重布层，RDL)10r1、10r2、10r3、10r4和介电层10d1、10d2、10d3、10d4(或钝化层)。互连层10r1、10r2、10r3、10r4的一部分被介电层10d1、10d2、10d3、10d4覆盖或包封，而互连层10r1、10r2、10r3、10r4的另一部分从介电层10d1、10d2、10d3、10d4暴露以提供电连接。
如图1中所示出，互连层10r1安置于介电层10d1的表面10d11上并且从介电层10d1的表面10d11在介电层10d1内延伸以电连接到导电焊垫11。介电层10d2安置于介电层10d1的表面10d11上并且覆盖互连层10r1。在一些实施例中，晶种层10s1可安置于互连层10r1与介电层10d1之间，以及互连层10r1与导电焊垫11之间。
互连层10r2安置于介电层10d2的表面10d21上并且从介电层10d2的表面10d21在介电层10d2内延伸以电连接到互连层10r1。介电层10d3安置于介电层10d2的表面10d21上并且覆盖互连层10r2。在一些实施例中，晶种层10s2可安置于互连层10r2与介电层10d2之间，以及互连层10r1与互连层10r2之间
互连层10r3安置于介电层10d3的表面10d31上。在一些实施例中，互连层10r3可从介电层10d3的表面10d31在介电层10d3内延伸以电连接到互连层10r2。介电层10d4安置于介电层10d3的表面10d31上并且覆盖互连层10r3。在一些实施例中，晶种层10s3可安置于互连层10r3与介电层10d3之间。在一些实施例中，晶种层10s3可安置于互连层10r2与互连层10r3之间。
导电层10u(例如，凸块下金属(UBM)层)安置于介电层10d4的表面10d41上并且从介电层10d4的表面10d41在介电层内延伸以电连接到互连层10r3。在一些实施例中，晶种层10s4可安置于导电层10u与介电层10d4之间，以及互连层10r3与导电层10u之间。
在一些实施例中，介电层10d1、10d2、10d3和10d4可包含有机材料、焊料掩模、聚酰亚胺(PI)、环氧树脂、味之素堆积膜(ABF)、一或多种模制原料、一或多种预浸复合纤维(例如，预浸纤维)、硼磷硅玻璃(BPSG)、氧化硅、氮化硅、氮氧化硅、未掺杂硅酸盐玻璃(USG)、其任何组合等。模制原料的实例可包含但不限于包含分散在其中的填充物的环氧树脂。预浸纤维的实例可包含但不限于通过堆叠或层压一或多层预浸材料或薄片而形成的多层结构。在一些实施例中，介电层10d1、10d2、10d3和10d4可包含无机材料，例如硅、陶瓷等。在一些实施例中，互连层10r1、10r2、10r3和导电层10u包含铜(Cu)、金(Au)、银(Ag)、另一金属或其合金。在一些实施例中，晶种层10s1、10s2、10s3和10s4包含钛(Ti)和/或Cu。在一些实施例中，电路层10可取决于设计规范而包含任何数目个互连层和介电层。举例来说，电路层10可包含N个互连层和M个介电层，其中N和M是等于或大于1的整数。
导电焊垫11(或UMB层)安置于介电层10d1内。导电焊垫11电连接到互连层10r1。在一些实施例中，导电焊垫11接触晶种层10s1。导电焊垫11的侧面被介电层10d1包封或覆盖。举例来说，导电焊垫11的侧面接触介电层10d1。导电焊垫11的表面11a2从介电层10d1暴露。在一些实施例中，导电焊垫11的表面11a2与介电层10d1的表面10d12大体上共平面。在其它实施例中，导电焊垫11的表面11a2可从介电层10d1的表面10d12凹入，且凹部的深度介于从约0.1微米(μm)到约0.2μm的范围内。在一些实施例中，导电焊垫11的厚度小于介电层10d1的厚度。
在一些实施例中，导电焊垫11包含导电层11a、11b和11c。导电层11a接触互连层10r1或晶种层10s1。导电层11b接触导电层11a。导电层11c接触导电层11b。如图1中所示出，导电层11b安置于导电层11a与导电层11c之间。举例来说，导电层11b夹在导电层11a与导电层11c中间。在一些实施例中，导电层11a、11b和11c包含相同宽度。替代地，导电层11a、11b和11c可取决于不同设计要求而包含不同宽度。
在一些实施例中，导电层11a和导电层11c包含Cu、Ag、Au、另一金属或其合金。导电层11a和导电层11c可取决于不同设计要求而包含相同或不同材料。在一些实施例中，导电层11b包含镍(Ni)、钛钨(TiW)、另一金属或其合金。在一些实施例中，导电层11b的厚度等于或大于2μm。在一些实施例中，导电层11b提供为屏障层(或止挡层)以消除在电触头12与导电层11c之间形成IMC层。
在一些实施例中，省略屏障层(例如，导电层11b)，且焊球电连接到Cu焊垫。在此情况下，IMC层可形成于焊球与Cu焊垫之间的界面(或边界)处并且在Cu焊垫内延伸。如果Cu焊垫的厚度不足，那么IMC层将延伸到整个Cu焊垫，这将引起裂缝或空隙并且继而影响焊球与Cu焊垫之间的连接。在一些实施例中，可通过增加Cu焊垫的厚度来消除或减小上述IMC问题。然而，这将增加半导体封装的厚度并且妨碍半导体封装的小型化。
根据如图1中所示的实施例，导电焊垫11(包含夹在导电层11a与11c中间的屏障层(例如，导电层11b))电连接到电触头12(例如，焊球)。即使IMC层可形成于导电层11a与电触头12之间的界面(或边界)处并且在导电层11a内延伸，导电层11b仍将阻止或停止IMC层的延伸。举例来说，导电层11b可阻止IMC层延伸到导电层11c中，以便避免裂缝或空隙并且加强导电焊垫11与电触头12之间的连接。
另外，由于导电焊垫11(例如，UMB)嵌入于介电层10d1内，因此导电焊垫11的侧面受介电层10d1保护。因此，导电焊垫11与安置于介电层10d1上或从介电层10d1暴露的导电焊垫相比具有相对较佳连接强度。此外，与在介电层上形成导电衬垫相比，如图1中所示在介电层10d1内形成导电焊垫11将在制造工艺期间节省1光致抗蚀剂，这将减小制造成本和时间。
电触头12(例如焊球)安置于导电焊垫11上(例如，导电焊垫11的导电层11a上)并且可提供半导体设备封装1与外部组件(例如外部电路或电路板)之间的电连接。在一些实施例中，电触点12包含受控塌陷芯片连接(C4)凸块、球状网格阵列(BGA)或连接盘网格阵列(LGA)。
在一些实施例中，一或多个电子组件(有源组件或无源组件)可安置于电路层10上并且电连接到电路层10(例如，导电层10u)。在一些实施例中，模制原料可安置于电路层10上并且覆盖电子组件和导电层10u。在一些实施例中，图1中的半导体设备封装1可通过电触头12连接或安装到另一电路板。
图2A、图2B、图2C、图2D、图2E、图2F、图2G、图2H、图2I和图2J是根据本公开的一些实施例的在各个阶段制造的半导体结构的横截面图。至少一些图已经简化，以更好地理解本公开的方面。
参考图2A，提供载体29。载体29上具有粘附层29r(或释放膜)。晶种层20s1形成于粘附层29r上或附接到粘附层29r。在一些实施例中，晶种层20s1包含Ti层20s1a和Cu层20s1b(例如，Ti/Cu合金)或其它合适的材料。在一些实施例中，晶种层20s1可通过物理气相沉积(PVD)或其它合适的工艺形成。
参考图2B，介电层20d1(或钝化层)形成于晶种层20s1上。形成开口20d1h以暴露晶种层20s1的一部分。在一些实施例中，开口20d1h可通过例如蚀刻、激光或任何其它合适的工艺形成。在一些实施例中，介电层20d1与图1中的介电层10d1相同或类似，且介电层20d1和介电层10d1可包含相同性质。
参考图2C，导电焊垫21形成于开口20d1h内和晶种层20s1上。在一些实施例中，导电焊垫21(或UMB层)包含导电层21a、21b和21c。在一些实施例中，导电层21a形成于晶种层20s1上，导电层21b形成于导电层21a上，并且接着导电层21c形成于导电层21b上。在一些实施例中，导电焊垫21的厚度小于开口20d1h的深度。在一些实施例中，导电层21a、21b和21c通过例如镀覆或任何其它合适的工艺形成。
在一些实施例中，导电层21a和导电层21c包含Cu、Ag、Au、另一金属或其合金。在一些实施例中，导电层21b包含Ni、TiW、另一金属或其合金。在一些实施例中，导电层11b的厚度等于或大于2μm。在一些实施例中，导电层21a、21b和21c分别与图1中的导电层11a、11b和11c相同或类似，且导电层21a、21b和21c与导电层11a、11b和11c可包含相同性质。
参考图2D，晶种层20s2形成于介电层20d1上。晶种层20s2还形成于开口20d1h内和导电焊垫21上(例如，导电焊垫21的导电层21c上)。在一些实施例中，晶种层20s2包含Ti层20s2a和Cu层20s2b(例如，Ti/Cu合金)或其它合适的材料。在一些实施例中，晶种层20s2可通过PVD或其它合适的工艺形成。互连层20r1(例如，RDL)接着通过例如镀敷或任何其它合适的工艺形成于晶种层20s2上。
参考图2E，介电层20d2(或钝化层)形成于介电层20d1上以覆盖互连层20r1。形成开口20d2h以暴露互连层20r1的一部分。在一些实施例中，开口20d2h可通过例如蚀刻、激光或任何其它合适的工艺形成。在一些实施例中，介电层20d2与图1中的介电层10d2相同或类似，且介电层20d2与介电层10d2可包含相同性质。
参考图2E，晶种层20s3形成于介电层20d2上。晶种层20s3还形成于开口20d2h内和互连层20r1上。在一些实施例中，晶种层20s3包含Ti层20s3a和Cu层20s3b(例如，Ti/Cu合金)或其它合适的材料。在一些实施例中，晶种层20s3可通过PVD或其它合适的工艺形成。互连层20r2(例如，RDL)接着通过例如镀敷或任何其它合适的工艺形成于晶种层20s3上。
参考图2F，介电层20d3(或钝化层)形成于介电层20d2上以覆盖互连层20r2。形成开口20d3h以暴露互连层20r2的一部分。在一些实施例中，开口20d3h可通过例如蚀刻、激光或任何其它合适的工艺形成。在一些实施例中，介电层20d3与图1中的介电层10d3相同或类似，且介电层20d3与介电层10d3可包含相同性质。
参考图2H，晶种层20s4形成于介电层20d3上。晶种层20s4还形成于开口20d3h内和互连层20r2上。在一些实施例中，晶种层20s4包含Ti层20s4a和Cu层20s4b(例如，Ti/Cu合金)或其它合适的材料。在一些实施例中，晶种层20s4可通过PVD或其它合适的工艺形成。互连层20r3(例如，RDL)接着通过例如镀敷或任何其它合适的工艺形成于晶种层20s4上。
参考图2I，介电层20d4(或钝化层)形成于介电层20d3上以覆盖互连层20r3。形成开口20d4h以暴露互连层20r3的一部分。在一些实施例中，开口20d4h可通过例如蚀刻、激光或任何其它合适的工艺形成。在一些实施例中，介电层20d4与图1中的介电层10d4相同或类似，且介电层20d4与介电层10d4可包含相同性质。
参考图2I，晶种层20s5形成于介电层20d4上。晶种层20s5还形成于开口20d4h内和互连层20r3上。在一些实施例中，晶种层20s5包含Ti层20s5a和Cu层20s5b(例如，Ti/Cu合金)或其它合适的材料。在一些实施例中，晶种层20s5可通过PVD或其它合适的工艺形成。导电层20u(例如，UMB层)接着通过例如镀敷或任何其它合适的工艺形成于晶种层20s5上。
接着，从晶种层20s1移除载体29和释放膜29r，并且移除晶种层20s1(包含Ti层20s1a和Cu层20s1b)以暴露导电焊垫21(例如，导电焊垫21的导电层21a)。在一些实施例中，可通过例如蚀刻或任何其它合适的工艺移除晶种层20s1。在一些实施例中，在移除晶种层20s1之后，导电焊垫21的导电层21a的暴露部分与介电层20d1的底表面大体上共平面。在其它实施例中，当执行蚀刻操作以消除晶种层20s1时，也可移除导电焊垫21的导电层21a的一部分。在此情况下，导电焊垫21的导电层21a可从介电层20d1的底部表面凹入。在一些实施例中，凹部的深度介于从约0.1μm到约0.2μm的范围内。
如本文中所使用，术语“近似”、“基本上”、“基本”和“约”用于指示和解释小的变化。当与事件或情形结合使用时，所述术语可以指其中事件或情形明确发生的情况以及其中事件或情形极接近于发生的情况。举例来说，当结合数值使用时，所述术语可指代小于或等于所述数值的±10％的变化范围，例如小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％、或小于或等于±0.05％。举例来说，如果两个数值之间的差小于或等于所述值的平均值的±10％(例如，小于或等于±5％、小于或等于±4％、小于或等于±3％、小于或等于±2％、小于或等于±1％、小于或等于±0.5％、小于或等于±0.1％或小于或等于±0.05％)，那么可认为所述两个数值“基本上”或“约”相同。举例来说，“基本上”平行可指相对于0°的小于或等于±10°的角度变化范围，例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°。举例来说，“基本上”垂直可指相对于90°的小于或等于±10°(例如小于或等于±5°、小于或等于±4°、小于或等于±3°、小于或等于±2°、小于或等于±1°、小于或等于±0.5°、小于或等于±0.1°或小于或等于±0.05°)的角度变化范围。
如果两个表面之间的位移不大于5μm、不大于2μm、不大于1μm或不大于0.5μm，那么可认为所述两个表面是共平面的或大体上共平面的。
如本文所使用，术语“导电”、“导电性”和“导电率”指代输送电流的能力。导电性材料通常指示对电流流动呈现极少或零对抗的那些材料。导电率的一个量度是每米西门子(S/m)。导电性材料是导电率大于约104S/m(例如至少105S/m或至少106S/m)的一种材料。材料的导电率有时可随温度变化。除非另外规定，否则在室温下测量材料的导电率。
如本文中所使用，除非上下文另外明确规定，否则单数术语“一(a/an)”和“所述”可包含复数指示物。在一些实施例的描述中，组件提供于另一组件“上”或“上方”可涵盖前一组件直接在后一组件上(例如，与后一组件物理接触)的情况，以及一或多个中间组件位于前一组件与后一组件之间的情况。
尽管已参考本公开的特定实施例描述并说明本公开，但这些描述和说明并不限制本公开。所属领域的技术人员可清楚地理解，可进行各种改变，且可在实施例内替代等效元件而不脱离如由所附权利要求书定义的本公开的真实精神和范围。所述图示可能未必按比例绘制。归因于制造工艺中的变量等等，本公开中的技术再现与实际设备之间可能存在区别。可存在并未特定说明的本公开的其它实施例。应将所述说明书和图式视为说明性的，而非限制性的。可做出修改，以使特定情况、材料、物质组成、方法或工艺适应于本公开的目标、精神以及范围。所有此类修改意图在所附权利要求书的范围内。虽然已参考按特定次序执行的特定操作描述本文中所公开的方法，但应理解，可在不脱离本公开的教示的情况下组合、细分或重新排序这些操作以形成等效方法。因此，除非本文中特别指示，否则操作的次序和分组不受本公开限制。

Claims (23)

1.一种半导体设备封装，其包括
第一介电层，其具有第一表面和与所述第一表面相对的第二表面；
导电焊垫，其安置于所述第一介电层内，所述导电焊垫包括：
第一导电层，其与所述第一介电层的所述第二表面相邻，所述第一导电层具有面向所述第一介电层的所述第一表面的第一表面和与所述第一表面相对的第二表面，所述第一导电层的所述第二表面从所述第一介电层暴露；和
屏障层，其安置于所述第一导电层的所述第一表面上；和
电触头，其安置于所述导电焊垫的所述第一导电层的所述第二表面上。
2.根据权利要求1所述的半导体设备封装，其中所述导电焊垫另外包括安置于所述屏障层上的第二导电层。
3.根据权利要求2所述的半导体设备封装，其中所述第一导电层和所述第二导电层包含铜Cu、金Au或银Ag。
4.根据权利要求2所述的半导体设备封装，其中所述第一导电层、所述第二导电层和所述屏障层包含相同宽度。
5.根据权利要求2所述的半导体设备封装，其中所述第二导电层是不含金属间化合物IMC的层。
6.根据权利要求2所述的半导体设备封装，其中所述第一导电层的侧面、所述第二导电层的侧面和所述屏障层的侧面大体上共平面。
7.根据权利要求2所述的半导体设备封装，其中所述第一导电层的侧面、所述第二导电层的侧面和所述屏障层的侧面接触所述第一介电层。
8.根据权利要求1所述的半导体设备封装，其中所述屏障层包含镍Ni或钛钨TiW。
9.根据权利要求1所述的半导体设备封装，其中所述电触头包含焊球。
10.根据权利要求1所述的半导体设备封装，其中所述导电焊垫的厚度小于所述第一介电层的厚度。
11.根据权利要求1所述的半导体设备封装，其中所述屏障层的厚度等于或大于2微米μm。
12.根据权利要求1所述的半导体设备封装，其中所述导电焊垫的所述第一导电层的所述第二表面与所述第一介电层的所述第二表面大体上共平面。
13.根据权利要求1所述的半导体设备封装，其中所述导电焊垫的所述第一导电层的所述第二表面从所述第一介电层的所述第二表面凹入。
14.根据权利要求13所述的半导体设备封装，其中由所述导电焊垫的所述第一导电层的所述第二表面和所述第一介电层的所述第二表面界定的凹部在从约0.1μm到约0.2μm的范围内。
15.根据权利要求1所述的半导体设备封装，其另外包括：
第一互连层，其安置于所述第一介电层的所述第一表面上并且在所述第一介电层内延伸以电接触所述导电焊垫；和
第二介电层，其安置于所述第一介电层的所述第一表面上并且覆盖所述第一互连层。
16.根据权利要求15所述的半导体设备封装，其另外包括安置于所述第一互连层与所述第一介电层的所述第一表面之间以及所述第一互连层与所述导电焊垫之间的晶种层。
17.一种制造半导体设备封装的方法，其包括
(a)提供载体；
(b)在所述载体上形成第一介电层，所述第一介电层具有穿透所述第一介电层的开口；
(c)在所述开口内形成第一导电层；
(d)在所述开口内和所述第一导电层上形成屏障层；和
(e)在所述第一介电层上和所述开口内形成互连层。
18.根据权利要求17所述的方法，其另外包括：
在所述载体上形成第一晶种层；和
在所述第一晶种层上形成所述第一介电层，其中所述开口暴露所述晶种层。
19.根据权利要求18所述的方法，其另外包括：
在所述第一晶种层上形成所述第一导电层；和
在所述屏障层上形成第二导电层。
20.根据权利要求19所述的方法，其中所述第一导电层和所述第二导电层包含铜Cu、金Au或银Ag。
21.根据权利要求19所述的方法，其另外包括：
在所述第一介电层和所述第二导电层上形成第二晶种层；和
在所述第二晶种层上形成所述互连层。
22.根据权利要求18所述的方法，其中所述屏障层包含镍Ni或钛钨TiW。
23.根据权利要求18所述的方法，其另外包括：
移除所述载体以暴露所述第一晶种层；
移除所述第一晶种层以暴露所述第一导电层的底表面；和
在所述第一导电层的所述底表面上安置焊球。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210084736A (ko) * 2019-12-27 2021-07-08 삼성전자주식회사 반도체 패키지
CN115995444A (zh) * 2021-10-19 2023-04-21 群创光电股份有限公司 电子组件及其制备方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW536794B (en) * 1999-02-26 2003-06-11 Hitachi Ltd Wiring board and its manufacturing method, semiconductor apparatus and its manufacturing method, and circuit board
US6772515B2 (en) * 2000-09-27 2004-08-10 Hitachi, Ltd. Method of producing multilayer printed wiring board
KR101317019B1 (ko) * 2007-09-21 2013-10-11 에이저 시스템즈 인크 전자 디바이스 및 납땜 방법
US8017436B1 (en) * 2007-12-10 2011-09-13 Amkor Technology, Inc. Thin substrate fabrication method and structure
KR100990576B1 (ko) * 2008-05-26 2010-10-29 삼성전기주식회사 미세 최외층 회로패턴을 갖는 인쇄회로기판 및 그 제조방법
KR100990588B1 (ko) * 2008-05-27 2010-10-29 삼성전기주식회사 랜드리스 비아를 갖는 인쇄회로기판 및 그 제조방법
JP5101451B2 (ja) * 2008-10-03 2012-12-19 新光電気工業株式会社 配線基板及びその製造方法
JP5120342B2 (ja) * 2009-06-18 2013-01-16 ソニー株式会社 半導体パッケージの製造方法
US8259464B2 (en) * 2010-06-24 2012-09-04 Maxim Integrated Products, Inc. Wafer level package (WLP) device having bump assemblies including a barrier metal
JP5675443B2 (ja) * 2011-03-04 2015-02-25 新光電気工業株式会社 配線基板及び配線基板の製造方法
US8993432B2 (en) * 2011-11-16 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Test structure and method of testing electrical characteristics of through vias
US8957323B2 (en) * 2012-05-10 2015-02-17 National Chiao Tung University Electrical connecting element having nano-twinned copper, method of fabricating the same, and electrical connecting structure comprising the same
US9209156B2 (en) * 2012-09-28 2015-12-08 Taiwan Semiconductor Manufacturing Co., Ltd. Three dimensional integrated circuits stacking approach
US9142501B2 (en) * 2013-03-14 2015-09-22 International Business Machines Corporation Under ball metallurgy (UBM) for improved electromigration
KR20150064976A (ko) * 2013-12-04 2015-06-12 삼성전기주식회사 인쇄회로기판 및 그 제조방법
JP2016152262A (ja) * 2015-02-16 2016-08-22 イビデン株式会社 プリント配線板
JP6659950B2 (ja) * 2016-01-15 2020-03-04 富士通株式会社 電子装置及び電子機器
JP6615701B2 (ja) * 2016-06-24 2019-12-04 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
US20180138115A1 (en) * 2016-11-11 2018-05-17 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method for manufacturing the same
TWI712344B (zh) * 2017-08-18 2020-12-01 景碩科技股份有限公司 可做電性測試的多層電路板及其製法
JP2019149507A (ja) * 2018-02-28 2019-09-05 東芝メモリ株式会社 半導体装置及びその製造方法

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