CN111987061A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN111987061A
CN111987061A CN201910423469.9A CN201910423469A CN111987061A CN 111987061 A CN111987061 A CN 111987061A CN 201910423469 A CN201910423469 A CN 201910423469A CN 111987061 A CN111987061 A CN 111987061A
Authority
CN
China
Prior art keywords
bump
interconnect structure
silicon vias
coupled
micro
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201910423469.9A
Other languages
English (en)
Other versions
CN111987061B (zh
Inventor
王敏哲
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority to CN201910423469.9A priority Critical patent/CN111987061B/zh
Publication of CN111987061A publication Critical patent/CN111987061A/zh
Application granted granted Critical
Publication of CN111987061B publication Critical patent/CN111987061B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H01L2224/141—Disposition
    • H01L2224/1418—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/14181—On opposite sides of the body

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本申请提供半导体装置。一基底位于一第一互连结构之上。一无源元件位于基底内。一第二互连结构位于基底之上。第一凸块与第二凸块位于第一互连结构的下方。每一第一硅通孔的第一端是经由第二互连结构而耦接于无源元件的第一端，而每一第一硅通孔的第二端是经由第一互连结构而耦接于第一凸块。每一第二硅通孔的第一端是经由第二互连结构而耦接于无源元件的第二端，而第二硅通孔的第二端是经由第一互连结构而耦接于第二凸块。

Description

半导体装置
技术领域
本公开涉及一种半导体装置，特别涉及一种集成无源元件。
背景技术
由于小尺寸电子产品的需求成长，电子产业制造商持续寻求其集成电路尺寸的缩小方法，比如开发使用三维集成电路封装技术。在三维集成电路封装结构中，随着内部的集成电路(例如高功率处理器、行动芯片(mobile chip))的操作频率与复杂度增加，需要独立的大型无源元件，例如具有高电感值的电感器、具有高电容值的电容器及/或是具有高电阻值的电阻器来提高集成电路的效能。通常，大型无源元件是由集成无源元件(integratedpassive device，IPD)所提供。
发明内容
本公开提供一种半导体装置。半导体装置包括一第一互连结构、一基底、一无源元件、一第二互连结构、一第一微凸块与一第二微凸块、一第一凸块与一第二凸块以及贯穿基底的多个第一硅通孔与多个第二硅通孔。基底位于第一互连结构之上。无源元件位于基底内。第二互连结构位于基底之上。第一凸块与第二凸块位于第一互连结构的下方。每一第一硅通孔的第一端是经由第二互连结构而耦接于无源元件的第一端，而每一第一硅通孔的第二端是经由第一互连结构而耦接于第一凸块。每一第二硅通孔的第一端是经由第二互连结构而耦接于无源元件的第二端，而每一第二硅通孔的第二端是经由第一互连结构而耦接于第二凸块。
再者，本公开提供另一种半导体装置。半导体装置包括一第一互连结构、一基底、一无源元件、一第二互连结构、多个凸块、以及多个群组的硅通孔。基底位于第一互连结构之上。无源元件位于基底内。第二互连结构位于基底之上。凸块位于第一互连结构的下方。每一多个群组包括贯穿基底的多个硅通孔。多个硅通孔，贯穿基底，并划分成多个群组，其中每一群组内硅通孔的数量大于一个。群组的每一硅通孔的第二端是经由第一互连结构而耦接于个别的凸块。群组的一第一群组的硅通孔的第一端还经由第二互连结构而耦接于无源元件的第一端，而群组的一第二群组的硅通孔的第一端还经由第二互连结构而耦接于无源元件的第二端。
附图说明
图1显示根据本发明一些实施例所述的半导体装置。
图2显示根据本发明一些实施例所述的半导体装置。
图3显示根据本发明一些实施例所述的半导体装置。
图4显示根据本发明一些实施例所述的半导体装置。
图5显示根据本发明一些实施例所述的半导体装置。
图6显示根据本发明一些实施例所述的半导体装置。
图7A显示根据本发明一些实施例所述的半导体封装结构。以及
图7B显示根据本发明一些实施例所述的具有图6的半导体装置的半导体封装结构的电路示意图。
符号说明：
10A-10F～半导体装置；
22a-22d～微凸块；
24a-24d～凸块；
30～无源元件；
32～第一端；
34～第二端；
40、40a_1-40a_3、40b_1-40b_3～硅通孔；
110a-110c、120a-120e～互连结构；
130～基底；以及
P1-P6、P9-P12、P15-P16、P2_1-P2_3、P5_1-P5_3、P6_1、P6_2、P7_1-P7_3、P8_1-P8_3、P9_1-P9_3、P11_1-P11_3、P13_1-P13_3、P14_1-P14_3～连接路径。
具体实施方式
为让本公开的上述和其他目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，作详细说明如下：
以下公开内容提供了许多用于实现在此所提供的标的不同部件的不同实施例或范例。以下描述组件和排列的具体范例以简化本发明的实施例。当然，这些仅仅是范例，而不在于限制本发明的保护范围。例如，在以下描述中，在第二部件上方或其上形成第一部件，可以包含第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包含在第一部件和第二部件之间形成额外的部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明的实施例可在各个范例中重复参考标号及/或字母。此重复是为了简单和清楚的目的，其本身并非用于指定所讨论的各个实施例及/或配置之间的关系。
再者，为了容易描述，在此可以使用例如“在…底下”、“在…下方”、“下”、“在…上方”、“上”等空间相关用语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件之间的关系。除了图中所示的方位外，空间相关用语可涵盖装置在使用或操作中的不同方位。装置可以采用其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相关描述可以同样地作出相应的解释。
下文描述实施例的各种变化。通过各种视图与所示出的实施例，类似的元件标号用于标示类似的元件。应可理解的是，额外的操作步骤可实施于所述方法之前、之间或之后，且在所述方法的其他实施例中，可以取代或省略部分的操作步骤。
图1显示根据本发明一些实施例所述的半导体装置10A。在一些实施例中，半导体装置10A为双面(dual-sided，DS)的集成无源元件(integrated passive device，IPD)。在一些实施例中，半导体装置10A可包括电容器、电阻器、电感器、其类似者，或其组合。
半导体装置10A包括互连结构110a。互连结构110a包括用于连接半导体装置10A中不同元件/组件的导电(例如金属或多晶硅)布线以及穿孔连接。在一些实施例中，互连结构110a包括一或多个重布线层(redistribution layer，RDL)。在一些实施例中，重分布层中的布线是由相同的金属材料，例如铜、铝、钨、镍或其组合所形成，且可通过使用电镀或其它可接受的方法而形成，用以在互连结构110a中提供不同的信号/连接路径。
基底130位于互连结构110a之上。在一些实施例中，基底130为半导体基底，例如经掺杂或未经掺杂硅或SOI基底。此外，一或多个无源元件30位于基底130内。无源元件30可以是电容器、电阻器或是电感器。为了简化说明，在图1中仅显示一个无源元件30。在此实施例中，无源元件30为电容器。在一些实施例中，没有任何的有源元件(active device)存在于基底130内。在一些实施例中，基底130可包含其他半导体材料，例如，锗；化合物半导体，其包含碳化硅、镓化砷、磷化镓、磷化铟、砷化铟及/或锑化铟；合金半导体，其包含SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP，或其组合。
多个硅通孔(through silicon via，TSV)40位于基底130内，并分为多个群组。硅通孔40是由导电材料所形成。在一些实施例中，硅通孔40可以是模封通孔(through moldvia，TMV)、封装通孔(through package via，TPV)、中介通孔(through interposer via，TIV)或相似通孔等。在图1中，第一群组的硅通孔40a_1-40a_3是设置在无源元件30的左侧，而第二群组的硅通孔40b_1-40b_3是设置在无源元件30的右侧。换言之，第一群组的硅通孔40a_1-40a_3与第二群组的硅通孔40b_1-40b_3是分别设置在无源元件30的相对侧。
第一群组的硅通孔40a_1、40a_2与40a_3会分别经由互连结构110a内的连接路径P7_1、P7_2与P7_3而耦接(电性连接)于凸块(bump)24a。此外，第二群组的硅通孔40b_1、40b_2与40b_3会分别经由互连结构110a内的连接路径P8_1、P8_2与P8_3而耦接(电性连接)于凸块24b。凸块24a与24b是由导电材料所形成，并位于互连结构110a的下方。换言之，凸块24a与24b以及硅通孔40a_1-40a_3与40b_1-40b_3是分别设置在互连结构110a的相对侧。在一些实施例中，互连结构110a内的连接路径是由导电布线及/或穿孔所形成。
在一些实施例中，第一群组的硅通孔40a_1-40a_3是设置在凸块24a的上方，使得第一群组内全部硅通孔的投影位置都位于凸块24a内。因此，第一群组的硅通孔的数量是由凸块24a的尺寸所决定。相似地，第二群组的硅通孔40b_1-40b_3是设置在凸块24b的上方，使得第二群组内全部硅通孔的投影位置都位于凸块24b内。因此，第二群组的硅通孔的数量是由凸块24b的尺寸所决定。
在一些实施例中，半导体装置10A还包括设置在互连结构110a与基底130之间的保护层(passivation layer)(未显示)。此外，互连结构110a中的连接路径P7_1-P7_3与P8_1-P8_3是经由保护层的开口而连接于硅通孔40a_1-40a_3与40b_1-40b_3。在一些实施例中，保护层可以是由聚合物(polymer)材料所形成。
互连结构120a位于基底130之上。相似于互连结构110a，互连结构120a包括用于连接半导体装置10A中不同元件/组件的导电(例如金属或多晶硅)布线以及穿孔连接。在一些实施例中，互连结构120a包括一或多个重布线层。
第一群组的硅通孔40a_1与40a_2会分别经由互连结构120a内的连接路径P2_1与P2_2而耦接(电性连接)于连接路径P2，并经由连接路径P2而耦接于微凸块22a。第一群组的硅通孔40a_3会经由互连结构120a内的连接路径P1耦接(电性连接)于微凸块22a。此外，第二群组的硅通孔40b_1与40b_2会分别经由互连结构120a内的连接路径P5_1与P5_2而耦接于连接路径P5，并经由连接路径P5而耦接于微凸块22b。第二群组的硅通孔40b_3会经由互连结构120a内的连接路径P4而耦接(电性连接)于微凸块22b。微凸块22a与22b是由导电材料所形成，并位于互连结构120a的上方。换言之，微凸块22a与22b以及硅通孔40a_1-40a_3与40b_1-40b_3是分别设置在互连结构120a的相对侧。在一些实施例中，互连结构120a内的连接路径是由导电布线及/或穿孔所形成。
在一些实施例中，半导体装置10A还包括设置在互连结构120a与基底130之间的保护层(未显示)。此外，互连结构120a中的连接路径P1-P6、P2_1-P2_2与P5_1-P5_2是经由保护层的开口而连接于硅通孔40a_1-40a_3与40b_1-40b_3。在一些实施例中，保护层可以是由聚合物材料所形成。
在一些实施例中，微凸块22a与22b以及凸块24a与24b是由相同材料所形成。凸块24a与24b的尺寸是大于微凸块22a与22b的尺寸。此外，凸块24a与24b可做为连接球状栅格阵列(ball grid array，BGA)的焊料球。在一些实施例中，凸块24a与24b具有范围介于约150μm至约300μm的直径，而微凸块22a与22b具有范围介于约10μm至约40μm的直径。
在图1中，通过互连结构110a内的连接路径P7_1-P7_3以及互连结构120a内的连接路径P1、P2、P2_1和P2_2，第一群组的硅通孔40a_1-40a_3会并联于微凸块22a与凸块24a之间。此外，通过互连结构110a内的连接路径P8_1-P8_3以及互连结构120a内的连接路径P4、P5、P5_1和P5_2，第二群组的硅通孔40b_1-40b_3会并联于微凸块22b与凸块24b之间。
在图1中，无源元件30的第一端32可透过互连结构120a的连接路径P1-P3而耦接于微凸块22a，并经由第一群组的硅通孔40a_1-40a_3而耦接于凸块24a。例如，通过互连结构120a的连接路径P3，无源元件30的第一端32可耦接于连接路径P2，并通过连接路径P2而耦接于微凸块22a以及硅通孔40a_1与40a_2，接着再通过微凸块22a而耦接于硅通孔40a_3。于是，无源元件30的第一端32可通过互连结构120a的第一群组的硅通孔40a_1-40a_3以及相关连接路径而耦接于微凸块22a和凸块24a。相似地，无源元件30的第二端34可透过互连结构120a的第二群组的硅通孔40b_1-40b_3以及相关连接路径而耦接于微凸块22b和凸块24b。
在图1中，互连结构120a的连接路径P3与P6是分别耦接于连接路径P2与P5。在一些实施例中，互连结构120a的连接路径P3与P6是分别耦接于连接路径P1与P4。
在集成无源元件中，若在微凸块与凸块之间仅存在单一硅通孔的情况下，当该硅通孔损坏时，例如有空隙(void)存在于该硅通孔内而造成开路错误(open fault)，微凸块会无法电性连接于凸块。于是，集成无源元件内的无源元件会无法通过损坏的单一硅通孔而连接至凸块，于是会造成集成无源元件无法正常操作。
仅设置单一硅通孔于微凸块以及相对应的凸块之间的情况下，为了检测具有该单一硅通孔的集成无源元件是否损坏，在集成无源元件的制造过程中需要于芯片探针(chipprobing or circuit probing，CP)阶段以及最终测试(final test，FT)阶段分别通过微凸块与凸块对集成无源元件进行测试，以达到测试覆盖率。举例而言，在芯片探针阶段时，会对尚未切割的晶片上的集成无源元件进行测试。首先，在芯片探针阶段(即晶片级测试)，会使用探针卡(probe card)并通过位于集成无源元件上方的两微凸块(例如微凸块22a、22b)对集成无源元件内的无源元件(例如无源元件30)进行测量。接着，会再使用探针卡并通过位于集成无源元件下方的两凸块(例如凸块24a、24b)对集成无源元件内的无源元件进行测量。于是，在芯片探针阶段需要分别通过集成无源元件上方的微凸块与集成无源元件下方的凸块来进行测量，以便验证是否故障。在最终测试阶段(即封装级测试)，会使用测试配接器(socket)并通过位于集成无源元件上方的两微凸块(例如微凸块22a、22b)对集成无源元件内的无源元件(例如无源元件30)进行测量。接着，会再使用测试配接器并通过位于集成无源元件下方的两凸块(例如凸块24a、24b)对集成无源元件内的无源元件进行测量，以便验证是否故障。因此，需要花费许多测试成本对集成无源元件进行区分，以筛选出无故障的集成无源元件，以进行后续三维封装。
在半导体装置10A中，通过设置多个硅通孔于微凸块22a/22b以及相对应的凸块24a/24b之间，可在微凸块22a/22b以及相对应的凸块24a/24b之间提供更多的连接路径。于是，相较于仅设置单一硅通孔于微凸块以及相对应之凸块之间，半导体装置10A可避免有任一硅通孔损坏时，微凸块22a/22b会无法电性连接于相对应的凸块24a/24b的情况发生。因此，可增加半导体装置10A的强健性，以提高良率，进而降低测试成本。举例来说，在芯片探针阶段(即晶片级测试)，仅需使用探针卡并通过位于半导体装置10A上方的两微凸块22a与22b或是通过位于半导体装置10A下方的两凸块24a与24b对半导体装置10A内的无源元件30进行测量，例如测量无源元件30的电容值及漏电流等。因此，在芯片探针阶段，仅需对半导体装置10A的一侧进行测量。接着，在最终测试阶段(即封装级测试)，会使用测试配接器并通过尚未被测量的两微凸块22a与22b或是两凸块24a与24b对半导体装置10A内的无源元件30进行测量。因此，在最终测试阶段，仅需对尚未在芯片探针阶段被测量的半导体装置10A的另一侧进行测量。于是，可减少测试的次数与时间，因而可降低制造成本。
在一些实施例中，仅需要在芯片探针阶段对半导体装置10A的一侧进行测量，不需对另一侧进行测量。在一些实施例中，仅需要在最终测试阶段对半导体装置10A的一侧进行测量，不需对另一侧进行测量。
在一些实施例中，半导体装置10A可作为单面(single-sided)的集成无源元件使用。例如，半导体装置10A仅经由微凸块22a/22b或是透过凸块24a/24b而耦接于其他装置或元件。
图2显示根据本发明一些实施例所述的半导体装置10B。相较于图1的半导体装置10A的互连结构120a，在半导体装置10B的互连结构120b中，耦接于无源元件30的第一端32的连接路径P3是同时耦接于连接路径P1与P2。此外，在半导体装置10B的互连结构120a中，连接路径P4是经由连接路径P6_1与P6而耦接于无源元件30的第二端34。此外，连接路径P5是经由连接路径P6_2与P6而耦接于无源元件30的第二端34。半导体装置10B的结构相似于图1的半导体装置10A，因此半导体装置10B在芯片探针阶段与最终测试阶段的测试方式也相似于半导体装置10A。
如先前所描述，半导体装置10B亦可作为单面之集成无源元件使用。例如，半导体装置10B仅透过微凸块22a/22b或是经由凸块24a/24b而耦接于其他装置或元件。
图3显示根据本发明一些实施例所述的半导体装置10C。相较于图1的半导体装置10A的互连结构120a，在半导体装置10C的互连结构120c中，第一群组的硅通孔40a_1、40a_2与40a_3会分别经由连接路径P2_1、P2_2与P2_3而耦接于连接路径P2，并经由连接路径P2而耦接于微凸块22a。此外，第二群组的硅通孔40b_1、40b_2与40b_3会分别经由连接路径P5_1、P5_2与P5_3而耦接于连接路径P5，并经由连接路径P5而耦接于微凸块22b。如先前所描述，无源元件30的第一端32可通过连接路径P3而耦接于连接路径P2，而无源元件30的第二端34可通过连接路径P6而耦接于连接路径P5。半导体装置10C的结构相似于图1的半导体装置10A，因此半导体装置10C在芯片探针阶段与最终测试阶段的测试方式也相似于半导体装置10A。
如先前所描述，半导体装置10C亦可作为单面之集成无源元件使用。例如，半导体装置10C仅透过微凸块22a/22b或是经由凸块24a/24b而耦接于其他装置或元件。
图4显示根据本发明一些实施例所述的半导体装置10D。相较于图1的半导体装置10A，半导体装置10D还包括第三群组的硅通孔40c_1-40c_3、第四群组的硅通孔40d_1-40d_3、微凸块22c与22d以及凸块24c与24d。
第三群组的硅通孔40c_1、40c_2与40c_3会分别经由互连结构110b内的连接路径P13_1、P13_2与P13_3而耦接(电性连接)于凸块24c。此外，第四群组的硅通孔40d_1、40d_2与40d_3会分别经由互连结构110b内的连接路径P14_1、P14_2与P14_3而耦接于凸块24d。
如先前所描述，第三群组的硅通孔40c_1-40c_3是设置在凸块24c的上方，使得第三群组内全部硅通孔的投影位置都位于凸块24c内。因此，第三群组的硅通孔的数量是由凸块24c的尺寸所决定。相似地，第四群组的硅通孔40d_1-40d_3是设置在凸块24d的上方，使得第四群组内全部硅通孔的投影位置都位于凸块24d内。因此，第四群组的硅通孔的数量是由凸块24d的尺寸所决定。
第三群组的硅通孔40c_1-40c_3会分别经由互连结构120d内的连接路径P9_1-P9_3而耦接(电性连接)于连接路径P9，并经由连接路径P9而耦接于微凸块22c。此外，第四群组的硅通孔40d_1-40d_3会分别经由互连结构120d内的连接路径P11_1-P11_3而耦接于连接路径P11，并经由连接路径P11而耦接于微凸块22d。
在一些实施例中，微凸块22a-22d以及凸块24a-24d是由相同材料所形成。凸块24a-24d的尺寸是大于微凸块22a-22d的尺寸。此外，凸块24a-24d可做为连接球状栅格阵列(BGA)的焊料球。在一些实施例中，凸块24a-24d具有范围介于约150μm至约300μm的直径，而微凸块22a-22d具有范围介于约10μm至约40μm的直径。
在图4中，通过互连结构110b内的连接路径P13_1-P13_3以及互连结构120d内的连接路径P9、P9_1、P9_2和P9_3，第三群组的硅通孔40c_1、40c_2与40c_3会并联于微凸块22c与凸块24c之间。此外，通过互连结构110b内的连接路径P14_1-P14_3以及互连结构120d内的连接路径P11、P11_1、P11_2和P11_3，第四群组的硅通孔40d_1、40d_2与40d_3会并联于微凸块22d与凸块24d之间。
在图4的互连结构120d中，连接路径P9_3会通过连接路径P10而耦接于连接路径P2_1。于是，无源元件30的第一端32可依序通过连接路径P3、P2、P2_1、P10、P9_3与P9而耦接于微凸块22c，并经由第三群组的硅通孔40c_1-40c_3而耦接于凸块24c。相似地，连接路径P11_3会通过连接路径P12而耦接于连接路径P5_1。于是，无源元件30的第二端34可依序通过连接路径P6、P5、P5_1、P12、P11_3与P11而耦接于微凸块22d，并经由第四群组的硅通孔40d_1-40d_3而耦接于凸块24d。
在图4的互连结构120d中，微凸块22a与22c是通过连接路径P10而耦接在一起。此外，微凸块22b与22d是通过连接路径P12而耦接在一起。值得注意的是，在图4的互连结构110b中，凸块24a与24c并未通过连接路径耦接在一起，而且凸块24b与24d并未通过连接路径耦接在一起。
在半导体装置10D中，通过设置多个硅通孔于微凸块22a/22b/22c/22d以及相对应的凸块24a/24b/24c/24d之间，可在微凸块22a/22b/22c/22d以及相对应的凸块24a/24b/24c/24d之间提供更多的连接路径。于是，可增加半导体装置10D的强健性，以提高良率，进而降低测试成本。举例来说，在芯片探针阶段(即晶片级测试)，仅需使用探针卡并通过位于半导体装置10D下方的两凸块24a与24d(或是两凸块24c与24b)对半导体装置10D内的无源元件30进行测量，例如测量无源元件30的电容值及漏电流等。接着，在最终测试阶段(即封装级测试)，会使用测试配接器并透过两微凸块22a与22d(或是两微凸块22c与22b)对半导体装置10D内的无源元件30进行测量。于是，可减少测试的次数与时间，因而可降低制造成本。此外，通过使用由微凸块22c与22d与凸块24c与24d所提供的额外测试路径来测量无源元件30，可进一步验证互连结构120d内连接路径是否正常，以提高互连结构120d中重分布层的布线的测试覆盖率。于是，可更有效地筛选出不良品。
图5显示根据本发明一些实施例所述的半导体装置10E。相较于图4的半导体装置10D，半导体装置10E的互连结构110c与120e的连接路径的配置是不同于半导体装置10D的互连结构110b与120d。
第三群组的硅通孔40c_1-40c_3会分别经由互连结构120e内的连接路径P9_1-P9_3而耦接(电性连接)于连接路径P9，并经由连接路径P9而耦接于微凸块22c。此外，第四群组的硅通孔40d_1-40d_3会分别经由互连结构120d内的连接路径P11_1-P11_3而耦接于连接路径P11，并经由连接路径P11而耦接于微凸块22d。
第三群组的硅通孔40c_1、40c_2与40c_3会分别经由互连结构110c内的连接路径P13_1、P13_2与P13_3而耦接(电性连接)于凸块24c。此外，第四群组的硅通孔40d_1、40d_2与40d_3会分别经由互连结构110c内的连接路径P14_1、P14_2与P14_3而耦接于凸块24d。
在图5的互连结构110c中，凸块24a与凸块24c是通过连接路径P15而耦接在一起。此外，凸块24b与凸块24d是通过连接路径P16而耦接在一起。值得注意的是，在图5的互连结构120e中，微凸块22a与微凸块22c并未通过连接路径耦接在一起，而且微凸块22b与微凸块22d并未通过连接路径耦接在一起。
在半导体装置10E中，通过设置多个硅通孔于微凸块22a/22b/22c/22d以及相对应的凸块24a/24b/24c/24d之间，可在微凸块22a/22b/22c/22d以及相对应的凸块24a/24b/24c/24d之间提供更多的连接路径。于是，可增加半导体装置10E的强健性，以提高良率，进而降低测试成本。举例来说，在芯片探针阶段(即晶片级测试)，仅需使用探针卡并通过位于半导体装置10E上方的两微凸块22a与22d(或是两微凸块22c与22b)对半导体装置10E内的无源元件30进行测量，例如测量无源元件30的电容值及漏电流等。接着，在最终测试阶段(即封装级测试)，会使用测试配接器并通过位于半导体装置10E下方的两凸块24a与24d(或是两凸块24c与24b)对半导体装置10E内的无源元件30进行测量。于是，可减少测试的次数与时间，因而可降低制造成本。
图6显示根据本发明一些实施例所述的半导体装置10F。相较于图4的半导体装置10D，在图6的半导体装置10F的互连结构120e中，没有连接路径存在于微凸块22a与22d之间以及微凸块22b与22c之间。此外，相较于图5的半导体装置10E，在图6的半导体装置10F的互连结构110b中，没有连接路径存在于凸块24a与24d之间以及凸块24b与24c之间。换言之，微凸块22c与22d以及凸块24c与24d是电性绝缘于无源元件30。
在图6中，微凸块22c、凸块24c以及第三群组的硅通孔40c_1-40c_3会形成第一信号路径，用以垂直地在微凸块22c与凸块24c之间传送信号。相似地，微凸块22d、凸块24d以及第四群组的硅通孔40d_1-40d_3会形成第二信号路径，用以垂直地在微凸块22d与凸块24d之间传送信号。
在一些实施例中，当半导体装置10F通过微凸块22a/22b/22c/22d或凸块24a/24b/24c/24d耦接于其他半导体装置(例如集成电路、存储器等)或是印刷电路板(PCB)时，可通过半导体装置10F的第一信号路径与第二信号路径来对其他半导体装置或是印刷电路板上的信号进行验证、测试、除错等。
图7A显示根据本发明一些实施例所述的半导体封装结构20。半导体封装结构20包括印刷电路板210、半导体装置10D/10E/10F、中介层(interposer)220、集成电路230以及存储器240。
半导体装置10D/10E/10F设置在印刷电路板210之上，并通过凸块24a-24d电性耦接于印刷电路板210。中介层220设置在半导体装置10D/10E/10F之上，并通过微凸块22a-22d电性耦接于半导体装置10D/10E/10F。此外，中介层220还通过凸块(或焊料球)21电性耦接于印刷电路板210。
集成电路230设置在中介层220之上，并通过凸块(或焊料球)23电性耦接于中介层220。在此实施例中，中介层220是设置在集成电路230与印刷电路板210之间，用以传送信号。此外，印刷电路板210的部分信号还通过半导体装置10D/10E/10F传送至中介层220。存储器240设置在集成电路230之上，并通过凸块(或焊料球)25电性耦接于集成电路230。在一些实施例中，存储器240为动态随机存储器(DRAM)。
在一些实施例中，半导体装置10D/10E/10F是设置在集成电路230和中介层220之间。在一些实施例中，半导体装置10D/10E/10F是设置在存储器240和集成电路230之间。
在一些实施例中，半导体封装结构20中的半导体装置10D/10E/10F可作为单面的集成无源元件使用。例如，在图7A中，半导体装置10D/10E/10F仅经由微凸块22a-22d而电性耦接于中介层220，而在半导体装置10D/10E/10F与印刷电路板210之间没有凸块24a-凸块24d的存在。另一方面，当半导体装置10D/10E/10F仅经由凸块24a-凸块24d电性耦接于印刷电路板210时，半导体装置10D/10E/10F与中介层220之间没有微凸块22a-22d的存在。
图7B显示根据本发明一些实施例所述的具有图6的半导体装置10F的半导体封装结构20A的电路示意图。在图7B中，来自印刷电路板210的电源电压VDD与接地电压VSS会透过半导体装置10F传送至集成电路230，以便对集成电路230进行供电。接着，集成电路230的电压调节器(voltage regulator)(未显示)会根据电源电压VDD与接地电压VSS而提供操作电压(未显示)至内部的不同电路。此外，集成电路230的电压调节器也会提供操作电压至存储器240，以便对存储器240进行供电并进行资料存取。
电源电压VDD与接地电压VSS会分别输入至无源元件30的第一端32与第二端34。在此实施例中，无源元件30是具有大电容值的电容器，用以对集成电路230的电压调节器提供稳压，以降低噪声对电源电压VDD、接地电压VSS以及不同操作电压的影响。
在图7B中，信号SG1与SG2会通过半导体装置10F的第一信号路径与第二信号路径而在集成电路230与印刷电路板210之间传送。如先前所描述，第一信号路径形成于微凸块22c与凸块24c之间，而第二信号路径形成于微凸块22d与凸块24d之间。在一些实施例中，可通过信号SG1与SG2来对集成电路230进行验证、测试、除错等。
如先前所描述，半导体装置10F可以设置在存储器240和集成电路230之间，用以对集成电路230和存储器240的电压调节器提供稳压，以降低噪声对电源电压VDD、接地电压VSS以及不同操作电压的影响。
本发明实施例提供了具有无源元件的半导体装置(即集成无源元件)。半导体装置的第一侧具有多个微凸块，而半导体装置的第二侧具有对应于微凸块的多个凸块，其中第一侧是相对于第二侧。在半导体装置中，每一微凸块是通过具有多个硅通孔的个别的群组而耦接于对应的凸块。因此，可避免群组中有任一硅通孔损坏时，微凸块会无法电性连接于相对应的凸块的情况发生。于是，增加了半导体装置的强健性，进而可减少测试成本并增加良率。
在一些实施例中，本公开提供一种半导体装置。半导体装置包括一第一互连结构、一基底、一无源元件、一第二互连结构、贯穿基底的多个第一硅通孔以及贯穿基底的多个第二硅通孔。基底位于第一互连结构之上。无源元件位于基底内。第二互连结构位于基底之上。部分的第一硅通孔的第一端是经由第二互连结构而互相连接并耦接于无源元件的第一端。部分的第二硅通孔的第一端是经由第二互连结构而互相连接并耦接于无源元件的第二端。
在一些实施例中，半导体装置更包括一第一微凸块与一第二微凸块。第一微凸块与第二微凸块位于第二互连结构的上方。第一微凸块是经由第二互连结构而耦接于每一第一硅通孔的第一端，以及第二微凸块是经由第二互连结构而耦接于每一第二硅通孔的第一端。
在一些实施例中，第一硅通孔之一者是经由第二互连结构的一第一连接路径而耦接于第一微凸块，以及其他的第一硅通孔是经由第二互连结构的一第二连接路径而耦接于第一微凸块，其中在第二互连结构内，第二连接路径是经由一第三连接路径而耦接于无源元件的第一端。
在一些实施例中，第二硅通孔之一者是经由第二互连结构的一第四连接路径而耦接于第二微凸块，以及其他的第二硅通孔是经由第二互连结构的一第五连接路径而耦接于第二微凸块，其中在第二互连结构内，第五连接路径是经由一第六连接路径而耦接于无源元件的第二端。
在一些实施例中，半导体装置更包括一第一凸块与一第二凸块。第一凸块与第二凸块位于第一互连结构的下方。每一第一硅通孔的第二端是经由第一互连结构而耦接于第一凸块，而每一第二硅通孔的第二端是经由第一互连结构而耦接于第二凸块。
在一些实施例中，每一第一硅通孔是经由第一互连结构的个别的一第七连接路径而耦接于第一凸块，以及每一第二硅通孔是经由第一互连结构的个别的一第八连接路径而耦接于第二凸块。
在一些实施例中，第一硅通孔的数量是由第一凸块的尺寸所决定，而第二硅通孔的数量是由第二凸块的尺寸所决定。
在一些实施例中，在基底中，第一硅通孔与第二硅通孔是分别设置在无源元件的相对侧。
虽然本公开已以较佳实施例公开如上，然其并非用以限定本公开，任何本领域技术人员，在不脱离本公开的精神和范围内，当可作些许的更动与润饰，因此本公开的保护范围当视权利要求所界定者为准。

Claims (10)

1.一种半导体装置，其特征在于，包括：
一第一互连结构；
一基底，位于上述第一互连结构之上；
一无源元件，位于上述基底内；
一第二互连结构，位于上述基底之上；
一第一凸块与一第二凸块，位于上述第一互连结构的下方；
多个第一硅通孔，贯穿上述基底，其中每一上述第一硅通孔的第一端是经由上述第二互连结构而耦接于上述无源元件的第一端，而每一上述第一硅通孔的第二端是经由上述第一互连结构而耦接于上述第一凸块；以及
多个第二硅通孔，贯穿上述基底，其中每一上述第二硅通孔的第一端是经由上述第二互连结构而耦接于上述无源元件的第二端，而每一上述第二硅通孔的第二端是经由上述第一互连结构而耦接于上述第二凸块。
2.根据权利要求1所述的半导体装置，其特征在于，还包括：
一第一微凸块与一第二微凸块，位于上述第二互连结构的上方，
其中上述第一微凸块是经由上述第二互连结构而耦接于每一上述第一硅通孔的第一端，以及上述第二微凸块是经由上述第二互连结构而耦接于每一上述第二硅通孔的第一端。
3.根据权利要求2所述的半导体装置，其特征在于，上述第一硅通孔之一者是经由上述第二互连结构的一第一连接路径而耦接于上述第一微凸块，以及其他的上述第一硅通孔是经由上述第二互连结构的一第二连接路径而耦接于上述第一微凸块，其中在上述第二互连结构内，上述第一连接路径或是上述第二连接路径是经由一第三连接路径而耦接于上述无源元件的第一端。
4.根据权利要求3所述的半导体装置，其特征在于，上述第二硅通孔之一者是经由上述第二互连结构的一第四连接路径而耦接于上述第二微凸块，以及其他的上述第二硅通孔是经由上述第二互连结构的一第五连接路径而耦接于上述第二微凸块，其中在上述第二互连结构内，上述第四连接路径或是上述第五连接路径是经由一第六连接路径而耦接于上述无源元件的第二端。
5.根据权利要求1所述的半导体装置，其特征在于，每一上述第一硅通孔是经由上述第一互连结构的个别的一第七连接路径而耦接于上述第一凸块，以及每一上述第二硅通孔是经由上述第一互连结构的个别的一第八连接路径而耦接于上述第二凸块。
6.一种半导体装置，其特征在于，包括：
一第一互连结构；
一基底，位于上述第一互连结构之上；
一无源元件，位于上述基底内；
一第二互连结构，位于上述基底之上；
多个凸块，位于上述第一互连结构的下方；以及
多个硅通孔，贯穿上述基底，并划分成多个群组，其中每一上述群组内上述硅通孔的数量大于一个，
其中上述群组的每一上述硅通孔的第二端是经由上述第一互连结构而耦接于个别的上述凸块，
其中上述群组的一第一群组的上述硅通孔的第一端还经由上述第二互连结构而耦接于上述无源元件的第一端，而上述群组的一第二群组的上述硅通孔的第一端还经由上述第二互连结构而耦接于上述无源元件的第二端。
7.根据权利要求6所述的半导体装置，其特征在于，还包括：
多个微凸块，位于上述第二互连结构的上方，
其中上述群组的每一上述硅通孔的第一端是经由上述第二互连结构而耦接于个别的上述微凸块。
8.根据权利要求7所述的半导体装置，其特征在于，对应于上述第一群组的上述硅通孔的上述微凸块是经由上述第二互连结构而电性连接于对应于上述群组的一第三群组的上述硅通孔的上述微凸块，以及对应于上述第二群组的上述硅通孔的上述微凸块是经由上述第二互连结构而电性连接于对应于上述群组的一第四群组的上述硅通孔的上述微凸块。
9.根据权利要求7所述的半导体装置，其特征在于，对应于上述第一群组的上述硅通孔的上述凸块和对应于上述第二群组的上述硅通孔的上述凸块在上述第一互连结构中是电性绝缘于其他的上述凸块，以及对应于上述第一群组的上述硅通孔的上述微凸块和对应于上述第二群组的上述硅通孔的上述微凸块在上述第二互连结构中是电性绝缘于其他的上述微凸块。
10.根据权利要求6所述的半导体装置，其特征在于，对应于上述第一群组的上述硅通孔的上述凸块是经由上述第一互连结构而电性连接于对应于上述群组的一第三群组的上述硅通孔的上述凸块，以及对应于上述第二群组的上述硅通孔的上述凸块是经由上述第一互连结构而电性连接于对应于上述群组的一第四群组的上述硅通孔的上述凸块。
CN201910423469.9A 2019-05-21 2019-05-21 半导体装置 Active CN111987061B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201910423469.9A CN111987061B (zh) 2019-05-21 2019-05-21 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201910423469.9A CN111987061B (zh) 2019-05-21 2019-05-21 半导体装置

Publications (2)

Publication Number Publication Date
CN111987061A true CN111987061A (zh) 2020-11-24
CN111987061B CN111987061B (zh) 2023-03-28

Family

ID=73435913

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910423469.9A Active CN111987061B (zh) 2019-05-21 2019-05-21 半导体装置

Country Status (1)

Country Link
CN (1) CN111987061B (zh)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137602A (zh) * 2011-11-30 2013-06-05 台湾积体电路制造股份有限公司 带有抑噪部件的中介层以及半导体封装件
CN104576585A (zh) * 2013-10-11 2015-04-29 台湾积体电路制造股份有限公司 形成连接至多个穿透硅通孔(tsv)的图案化金属焊盘的机制

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103137602A (zh) * 2011-11-30 2013-06-05 台湾积体电路制造股份有限公司 带有抑噪部件的中介层以及半导体封装件
CN104576585A (zh) * 2013-10-11 2015-04-29 台湾积体电路制造股份有限公司 形成连接至多个穿透硅通孔(tsv)的图案化金属焊盘的机制

Also Published As

Publication number Publication date
CN111987061B (zh) 2023-03-28

Similar Documents

Publication Publication Date Title
US11585831B2 (en) Test probing structure
CN107564894B (zh) 制造半导体封装的方法
US9502314B2 (en) Method for manufacturing tested apparatus and method for manufacturing system including tested apparatus
US8344749B2 (en) Through carrier dual side loop-back testing of TSV die after die attach to substrate
US9465068B2 (en) Test method for semiconductor device having stacked plural semiconductor chips
KR101882566B1 (ko) 반도체 구조물을 테스트하는 방법
EP2533277A2 (en) Semiconductor device
US11043484B1 (en) Method and apparatus of package enabled ESD protection
US10062668B2 (en) Semiconductor electronic device with improved testing features and corresponding packaging method
US20210096173A1 (en) System and method for semiconductor device testing
US9678142B2 (en) Two-step interconnect testing of semiconductor dies
US20150130498A1 (en) Systems for probing semiconductor wafers
US20140049280A1 (en) Multi-chip semiconductor apparatus
US11069665B2 (en) Trimmable banked capacitor
CN111128955B (zh) 中介层电路、基材上覆晶圆上覆晶片电路与利用介面电路的方法
TWI720489B (zh) 半導體裝置
CN113053772A (zh) 用于封装后硅通孔叠层芯片的测试结构
CN111987061B (zh) 半导体装置
CN111183517A (zh) 具有中介层的并行prbs测试的ic裸片
US7093209B2 (en) Method and apparatus for packaging test integrated circuits
TW202309526A (zh) 用於測試積體電路封裝的測試裝置
TW202309541A (zh) 測試設備以及其使用方法
US10483233B2 (en) Split ball grid array pad for multi-chip modules
CN107017230B (zh) 多层级芯片互连
Chen et al. Bandwidth enhancement in 3DIC CoWoS™ test using direct probe technology

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant