CN111969992A - 多路数字信号传输的编解码电路 - Google Patents

Abstract

本发明提供了一种多路数字信号传输的编解码电路，包括依次连接的编码电路、传输通道、解码电路，所述编码电路包括边沿调制电路、刷新电路和调制器，第一输入信号输入所述边沿调制电路、第二输入信号输入所述刷新电路，所述边沿调制电路和刷新电路的输出端均与调制器相连接，所述调制器输出调制信号并发送给传输通道；所述解码电路相应解码出第一输出信号和第二输出信号。

Description

多路数字信号传输的编解码电路

技术领域

本发明涉及一种编解码电路，特别是一种多路数字信号传输的编解码电路。

背景技术

在数字隔离器的应用中，常常需要同时传输一路以上的多路输入信号，隔离器可以实现输入端和输出端的电气隔离。在第一种现有技术中，每一路输入信号使用一个单通道的数字隔离器，但是，在这种情况下，数字隔离器的数量必须和输入信号的数量统一，占用面积大，成本也相对较高。

而在第二种现有技术中，可使用采样信号对多路(两路或两路以上)的输入信号进行采样，并将采样结果送入编码电路中进行编码，再经过隔离器进行传输，最后通过解码电路进行解码后输出。此时隔离器的通道的数量小于输入信号的数量。但是，在此种方式中，采样电路会有采样误差，带来传输抖动。多路输入信号在采样信号的作用下送入编码电路，采样信号与多路输入信号的不同步会带来输出信号与输入信号的时延不固定。

因此，必须设计一种可同时传输多路输入信号的、且输出信号和输入信号的时延固定的编解码电路。

发明内容

为解决上述问题之一，本发明提供了一种多路数字信号传输的编解码电路，包括依次连接的编码电路、传输通道、解码电路，所述编码电路包括边沿调制电路、刷新电路和调制器，第一输入信号输入所述边沿调制电路、第二输入信号输入所述刷新电路，所述边沿调制电路和刷新电路的输出端均与调制器相连接，所述调制器输出调制信号并发送给传输通道；所述解码电路相应解码出第一输出信号和第二输出信号。

作为本发明的进一步改进，所述刷新电路输出刷新信号，在第二输入信号从第一电平跳变至第二电平后，所述刷新信号开始输出并保持输出跳变信号；在第二输入信号从第二电平跳变至第一电平后，所述刷新信号开始并输出固定电平。

作为本发明的进一步改进，在第二输入信号从第一电平跳变至第二电平后并经过延时期，所述刷新信号开始输出并保持输出跳变信号。

作为本发明的进一步改进，所述边沿调制电路包括第一延时电路、第二延时电路和异或门，所述第一输入信号分别输入第一延时电路和第二延时电路，异或门的两个输入端分别连接于第二延时电路的输入端和输出端；所述第一延时电路的输出端和异或门的输出端均与调制器相连接。

作为本发明的进一步改进，所述第一延时电路的延时小于第二延时电路的延时，且大于刷新电路的刷新信号脉冲宽度。

作为本发明的进一步改进，当第二输入信号为第一电平时，所述调制信号输出固定电平；当第二输入信号为第二电平且第一输入信号也为第二电平时，所述调制信号输出带有第一电平毛刺的第二电平信号或带有第二电平毛刺的第一电平信号；当第二输入信号为第二电平且第一输入信号为第一电平时，所述调制信号输出带有第二电平毛刺的第一电平信号或带有第一电平毛刺的第二电平信号。

作为本发明的进一步改进，所述固定电平为预设的高电平或低电平，或者为第二输入信号的下降沿时刻下与第一输入信号相同或相反的电平。

作为本发明的进一步改进，所述传输通道设有一个且为数字隔离器。

作为本发明的进一步改进，所述解码电路包括毛刺消除电路，所述传输通道输出隔离信号并接入所述毛刺消除电路，所述毛刺消除电路输出第一输出信号。

作为本发明的进一步改进，所述解码电路包括边沿检测电路、时钟产生电路和计时器控制电路，所述传输通道输出隔离信号并接入边沿检测电路，所述边沿检测电路和时钟产生电路的输出端接入计时器控制电路，所述计时器控制电路输出第二输出信号。

作为本发明的进一步改进，所述时钟产生电路输出周期性时钟信号；在N个周期的周期性时钟信号内，若边沿检测电路检测到隔离信号发生边沿跳变，所述第二输出信号输出第二电平，若边沿检测电路未检测到隔离信号发生边沿跳变，所述第二输出信号输出第一电平；N≥1。

与现有技术相比，本发明中，首先，本发明中通过编码电路和解码电路，可以对多路输入信号进行编码和解码，从而可以实现两路输入信号的传输。并且，本发明中，第一输入信号通过边沿调制电路进行边沿调制，第二输入信号通过刷新电路进行调制，可将第一输入信号和第二输入信号整合并通过一个传输通道进行传输，从而占用更小的芯片面积，降低了芯片的功耗。

附图说明

图1为本发明多路数字信号传输的编解码电路的电路结构示意图；

图2为本发明多路数字信号传输的编解码电路中各路信号的时序图。

具体实施例

为了使本技术领域的人员更好地理解本发明中的技术方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

如图1至图2所示，本发明提供了一种多路数字信号传输的编解码电路，包括依次连接的编码电路10、传输通道50、解码电路60，所述编码电路10包括边沿调制电路、刷新电路1和调制器2，第一输入信号DIN1输入所述边沿调制电路、第二输入信号DIN2输入所述刷新电路1，所述边沿调制电路和刷新电路1的输出端均与调制器2相连接，所述调制器2输出调制信号ISO_IN并发送给传输通道50；所述解码电路60相应解码出第一输出信号DOUT1和第二输出信号DOUT2。

本发明中，首先，本发明中通过编码电路10和解码电路60，可以对多路输入信号进行编码和解码，从而可以实现两路输入信号的传输。当然，若有两路以上的输入信号，也可以采用类似的编解码电路进行传输。并且，本发明中，第一输入信号DIN1通过边沿调制电路进行边沿调制，第二输入信号DIN2通过刷新电路1进行调制，可将第一输入信号DIN1和第二输入信号DIN2整合并通过一个传输通道50进行传输，从而占用更小的芯片面积，降低了芯片的功耗。

其中，所述第二输入信号DIN2的频率低于第一输入信号DIN1的频率，即，所述第一输入信号DIN1为高速信号，第二输入信号DIN2为低速信号。因而第二输入信号DIN2可应用所述刷新电路1并相应进入调制器2中进行调制。

并且，优选的，在本具体实施方式中，所述编码电路10和解码电路60分别在两颗独立的芯片晶粒上。

所述刷新电路1输出刷新信号CLKRF，在第二输入信号DIN2从第一电平跳变至第二电平后，所述刷新信号CLKRF开始输出并保持输出跳变信号；在第二输入信号DIN2从第二电平跳变至第一电平后，所述刷新信号CLKRF开始并输出固定电平。

所述第二输入信号DIN2输入至刷新电路1并输出刷新信号CLKRF，所述刷新电路1可根据第二输入信号DIN2的电平变化进行刷新信号CLKRF的变化。具体的，在本具体实施方式中，所述第一电平为低电平，第二电平为高电平。因而，如图2所示，所述第二输入信号DIN2从低电平跳变至高电平后，所述刷新信号CLKRF开始输出并保持输出跳变信号；所述第二输入信号DIN2从高电平跳变至低电平后，所述刷新信号CLKRF开始并输出固定电平。

所述刷新电路1可产生跳变信号，该跳变信号在高电平和低电平之间跳变，且频率固定，且跳变信号的频率较高。所述刷新电路1也可产生固定电平，该固定电平可为预设的高电平或低电平，在本具体实施方式中，该固定电平为低电平。

因此，如上所述，所述刷新电路1可根据第二输入信号DIN2的高低电平变化输出会产生跳变信号的刷新信号CLKRF，并且，在第二输入信号DIN2为高电平时，所述刷新信号CLKRF为跳变信号，在第二输入信号DIN2为低电平时，所述刷新信号CLKRF保持为低电平信号。

另外，在本实施方式中，所述刷新信号CLKRF根据第二输入信号DIN2的跳变而变化中，具有一定的延时性，具体的，在第二输入信号DIN2从第一电平跳变至第二电平后并经过延时期，所述刷新信号CLKRF才开始输出并保持输出跳变信号。即，所述第二输入信号DIN2从低电平跳变至高电平后并经过延时期，所述刷新信号CLKRF才开始输出并保持输出跳变信号。而该第二输入信号DIN2从第二电平跳变至第一电平后，不需要经过延时期，所述刷新信号CLKRF即可开始输出低电平的固定电平。当然，若所述刷新信号CLKRF不具有延时性，则也可以达到本发明的目的。

所述边沿调制电路包括第一延时电路31、第二延时电路32和异或门4，所述第一输入信号DIN1分别输入第一延时电路31和第二延时电路32，异或门4的两个输入端分别连接于第二延时电路32的输入端和输出端；所述第一延时电路31的输出端和异或门4的输出端均与调制器2相连接。

所述边沿调制电路通过两路延时电路对第一输入信号DIN1进行边沿调制。所述异或门4是指，当异或门4的两个输入端的信号相同时，异或门4的输出端输出低电平，当异或门4的两个输入端的信号不同时，异或门4的输出端输出高电平。由于所述异或门4的两个输入端分别连接在第二延时电路32的输入端和输出端，则即为，所述异或门4的输出端为高电平时，所述第一输入信号DIN1正好进行边沿跳变。从而，该异或门4的输出端与调制器2相连接，所述调制器2可对该第一输入信号DIN1进行边沿调制。并且，将所述异或门4输出端的信号记为边沿检测信号BLK，则该边沿检测信号BLK即代表第一输出信号DOUT1的跳变沿的位置，而该边沿检测信号BLK的高电平脉冲的宽度即为第二延时电路32的延时时长。

同样的，该第一输入信号DIN1还输入了第一延时电路31，则经过了第一延时电路31的延时输出延时信号D1，该延时信号D1也与上述边沿检测信号BLK相关。

具体的，所述第一延时电路31的延时小于第二延时电路32的延时，且大于刷新电路1的刷新信号CLKRF脉冲宽度。因此，所述第一延时电路31输出的延时信号D1的边沿跳变的位置与该边沿检测信号BLK的位置相关，且该延时信号D1的边沿跳变即位于边沿检测信号BLK的高电平脉冲处。

从而，第一延时电路31输出的延时信号D1的上升沿和下降沿对应的时刻下的边沿检测信号BLK总为高电平。在边沿检测信号BLK为高电平时，刷新电路1所述输出的刷新信号CLKRF不会对编码电路10的输出信号即调制器2所输出的调制信号ISO_IN产生影响。并且，由于第一延时电路31的延时还大于刷新电路1的刷新信号CLKRF脉冲宽度，从而，采用边沿检测信号BLK来屏蔽刷新信号CLKRF的跳变沿和延时信号D1的跳变沿相靠近的情况下对编解码的影响，实现边沿调制。

所述调制器2接收第一延时电路31的延时信号D1、异或门4的边沿检测信号BLK、以及刷新电路1的刷新信号CLKRF，并对上述三种信号进行调制。因而，所述调制器2输出的调制信号ISO_IN与第一输入信号DIN1和第二输入信号DIN2相关。

具体的，当第二输入信号DIN2为第一电平时，所述调制信号ISO_IN输出固定电平；当第二输入信号DIN2为第二电平且第一输入信号DIN1也为第二电平时，所述调制信号ISO_IN输出带有第一电平毛刺的第二电平信号或带有第二电平毛刺的第一电平信号；当第二输入信号DIN2为第二电平且第一输入信号DIN1为第一电平时，所述调制信号ISO_IN输出带有第二电平毛刺的第一电平信号或带有第一电平毛刺的第二电平信号。

其中，当第二输入信号DIN2为第一电平时，所述调制信号ISO_IN输出固定电平。该固定电平为预设的高电平或低电平，或者为第二信号DIN2的下降沿时刻下与第一信号DIN1相同或相反的电平。例如图2中所示，第二信号DIN2的下降沿时刻下，第一信号DIN1为高电平。

因此，假设所述第一电平为低电平，第二电平为高电平。当第二输入信号DIN2为低电平时，所述调制信号ISO_IN输出固定电平；当第二输入信号DIN2为高电平且第一输入信号DIN1也为高电平时，所述调制信号ISO_IN输出带有低电平毛刺的高电平信号或带有高电平毛刺的低电平信号；当第二输入信号DIN2为高电平且第一输入信号DIN1为低电平时，所述调制信号ISO_IN输出带有高电平毛刺的低电平信号或带有低电平毛刺的高电平信号。

如图2所示，本发明中提供了一种调制信号ISO_IN的具体实施方式。具体的，当第二输入信号DIN2为低电平时，所述调制信号ISO_IN输出预设的高电平、或者为第二输入信号DIN2的下降沿时刻下与第一输入信号DIN1相同的电平即高电平。

当第二输入信号DIN2为高电平且第一输入信号DIN1也为高电平时，所述调制信号ISO_IN输出带有低电平毛刺的高电平信号；当第二输入信号DIN2为高电平且第一输入信号DIN1为低电平时，所述调制信号ISO_IN输出带有高电平毛刺的低电平信号。

另外，本发明中的传输通道50设有一个且为数字隔离器5。由于本发明中采用对输入信号编码又解码的方式，因为传输通道50仅需要设置一个即可。并且，所述传输通道50可以为基于电容的数字隔离器5、基于电感或变压器的数字隔离器5、基于光耦的隔离器。所述传输通道50可以传输的最小脉冲宽度应小于刷新电路1的刷新信号CLKRF脉冲宽度。

所述传输通道50输出隔离信号ISO_OUT，并输入至解码电路60中。并且，如图2所示，传输通道50输出的隔离信号ISO_OUT相对输入传输通道50的调制信号ISO_IN具有一定的延时，该延时是由于传输通道50的延时特性决定的。

如图1所示，所述解码电路60包括毛刺消除电路6，所述传输通道50输出隔离信号ISO_OUT并接入所述毛刺消除电路6，所述毛刺消除电路6输出第一输出信号DOUT1。该第一输出信号DOUT1与第一输入信号DIN1相对应。

如上述所述，所述隔离信号ISO_OUT仅仅只是相对调制信号ISO_IN具有一定的延时，其波形的结构是相同的。则如图2所示，对隔离信号ISO_OUT进行消除毛刺后所形成的第一输出信号DOUT1与第一输入信号DIN1类似，达到了隔离传输的要求。

另外，需要说明的是，如图2中所示，在第二输入信号DIN2为低电平时，即使第一输入信号DIN1为低电平，第一输出信号DOUT1也依然输入高电平，而不会根据第一输入信号DIN1的电平产生相应的改变。这是由于，在实际应用中，该多路数字信号传输的编解码电路中的第二输入信号DIN2为使能信号；从而，在该第二输入信号DIN2为低电平时，无需关注第一输出信号DOUT1的电平情况，只有当第二输入信号DIN2为高电平时，才需要对电路中的第一输出信号DOUT1进行监测和测量。

所述解码电路60还包括边沿检测电路7、时钟产生电路8和计时器控制电路9，所述传输通道50输出隔离信号ISO_OUT并接入边沿检测电路7，所述边沿检测电路7和时钟产生电路8的输出端接入计时器控制电路9，所述计时器控制电路9输出第二输出信号DOUT2。该第二输出信号DOUT2与第二输入信号DIN2相对应。所述传输通道50可选择性的接入时钟产生电路8。

具体的，所述时钟产生电路8输出周期性时钟信号CLK；在规定周期数的周期性时钟信号CLK内，若边沿检测电路7检测到隔离信号ISO_OUT发生边沿跳变，所述第二输出信号DOUT2输出第二电平，若边沿检测电路7未检测到隔离信号ISO_OUT发生边沿跳变，所述第二输出信号DOUT2输出第一电平。

和上述相同的，第一电平为低电平，第二电平为高电平。则在N个周期的周期性时钟信号CLK内，若边沿检测电路7检测到隔离信号ISO_OUT发生边沿跳变，所述第二输出信号DOUT2输出高电平，若边沿检测电路7未检测到隔离信号ISO_OUT发生边沿跳变，所述第二输出信号DOUT2输出低电平。

所述隔离信号ISO_OUT与调制信号ISO_IN具有一定的时延，因而，所述隔离信号ISO_OUT也为具有高电平毛刺的低电平信号或低电平毛刺的高电平信号或保持某个固定电平，因而当有毛刺出现时，即会产生边沿跳变。该时钟产生电路8输出周期性时钟信号CLK，该周期性时钟信号CLK可根据第二输入信号DIN2的频率进行人为修改。在N个周期的周期性时钟信号CLK内，一旦边沿检测电路7检测到了隔离信号ISO_OUT中的毛刺，则第二输出信号DOUT2就输出高电平，而在N个周期的周期性时钟信号CLK内，边沿检测电路7始终未检测到毛刺，则第二输出信号DOUT2就输出低电平。从而，第二输出信号DOUT2与第二输入信号DIN2相类似，达到了隔离传输的要求。

综上所述，本发明中，首先，本发明中通过编码电路10和解码电路60，可以对多路输入信号进行编码和解码，从而可以实现两路输入信号的传输。当然，若有两路以上的输入信号，也可以采用类似的编解码电路进行传输。并且，本发明中，第一输入信号DIN1通过边沿调制电路进行边沿调制，第二输入信号DIN2通过刷新电路1进行调制，可将第一输入信号DIN1和第二输入信号DIN2整合并通过一个传输通道50进行传输，从而占用更小的芯片面积，降低了芯片的功耗，成本也更低。

并且，本发明中在编码过程中不需要进行采样，因而减小甚至消除了采样误差，从而也进一步降低甚至消除了传输抖动。

此外，应当理解，虽然本说明书按照实施方式加以描述，但并非每个实施方式仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施方式中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

上文所列出的一系列的详细说明仅仅是针对本发明的可行性实施方式的具体说明，并非用以限制本发明的保护范围，凡未脱离本发明技艺精神所作的等效实施方式或变更均应包含在本发明的保护范围之内。

Claims (11)

1.一种多路数字信号传输的编解码电路，包括依次连接的编码电路、传输通道、解码电路，其特征在于，所述编码电路包括边沿调制电路、刷新电路和调制器，第一输入信号输入所述边沿调制电路、第二输入信号输入所述刷新电路，所述边沿调制电路和刷新电路的输出端均与调制器相连接，所述调制器输出调制信号并发送给传输通道；所述解码电路相应解码出第一输出信号和第二输出信号。

2.根据权利要求1所述的编解码电路，其特征在于，所述刷新电路输出刷新信号，在第二输入信号从第一电平跳变至第二电平后，所述刷新信号开始输出并保持输出跳变信号；在第二输入信号从第二电平跳变至第一电平后，所述刷新信号开始并输出固定电平。

3.根据权利要求2所述的编解码电路，其特征在于，在第二输入信号从第一电平跳变至第二电平后并经过延时期，所述刷新信号开始输出并保持输出跳变信号。

4.根据权利要求1所述的编解码电路，其特征在于，所述边沿调制电路包括第一延时电路、第二延时电路和异或门，所述第一输入信号分别输入第一延时电路和第二延时电路，异或门的两个输入端分别连接于第二延时电路的输入端和输出端；所述第一延时电路的输出端和异或门的输出端均与调制器相连接。

5.根据权利要求4所述的编解码电路，其特征在于，所述第一延时电路的延时小于第二延时电路的延时，且大于刷新电路的刷新信号脉冲宽度。

6.根据权利要求1所述的编解码电路，其特征在于，当第二输入信号为第一电平时，所述调制信号输出固定电平；当第二输入信号为第二电平且第一输入信号也为第二电平时，所述调制信号输出带有第一电平毛刺的第二电平信号或带有第二电平毛刺的第一电平信号；当第二输入信号为第二电平且第一输入信号为第一电平时，所述调制信号输出带有第二电平毛刺的第一电平信号或带有第一电平毛刺的第二电平信号。

7.根据权利要求6所述的编解码电路，其特征在于，所述固定电平为预设的高电平或低电平，或者为第二输入信号的下降沿时刻下与第一输入信号相同或相反的电平。

8.根据权利要求1所述的编解码电路，其特征在于，所述传输通道设有一个且为数字隔离器。

9.根据权利要求1所述的编解码电路，其特征在于，所述解码电路包括毛刺消除电路，所述传输通道输出隔离信号并接入所述毛刺消除电路，所述毛刺消除电路输出第一输出信号。

10.根据权利要求1所述的编解码电路，其特征在于，所述解码电路包括边沿检测电路、时钟产生电路和计时器控制电路，所述传输通道输出隔离信号并接入边沿检测电路，所述边沿检测电路和时钟产生电路的输出端接入计时器控制电路，所述计时器控制电路输出第二输出信号。

11.根据权利要求10所述的编解码电路，其特征在于，所述时钟产生电路输出周期性时钟信号；在N个周期的周期性时钟信号内，若边沿检测电路检测到隔离信号发生边沿跳变，所述第二输出信号输出第二电平，若边沿检测电路未检测到隔离信号发生边沿跳变，所述第二输出信号输出第一电平；N≥1。

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