CN111953320B - 用于图像传感器的高精度同步模数混合信号发生器 - Google Patents
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Abstract
本发明公开了一种用于图像传感器的高精度同步模数混合信号发生器，属于图像传感器成像领域，其包括一块时钟板卡、至少一块AWG板卡和至少一块LVDS板卡。所述时钟板卡包括第一FPGA系统控制模块、第一时钟同步模块和第一本地基准时钟模块，每个AWG板卡包括第二FPGA系统控制模块、第二时钟同步模块和多个DAC模块，所述LVDS板卡包括第三FPGA系统控制模块和第三时钟同步模块。本发明通过时钟板卡为AWG板卡与LVDS板提供参考时钟和触发脉冲，实现了多块AWG板卡与LVDS板卡间多通道DAC输出信号和LVDS时序信号的高精度同步输出控制。
Description
技术领域
本发明涉及图像传感器成像领域，特别是指一种用于图像传感器的高精度同步模数混合信号发生器。
背景技术
通常情况下，使用任意波形发生器(AWG)板卡可以单独产生任意波形的模拟信号，而数字LVDS信号则需要LVDS板卡产生。但在图像传感器成像领域，图像传感器的驱动信号通常包括多路模拟信号与数字时序信号，同时，各信号的相位具有严格的对应关系，并需要实现相位关系可精确调整。尤其对于大面阵图像传感器，需要数量较多的模拟信号与数字时序信号，资源需求庞大，同步要求较高。
在图像传感器测试领域，目前并没有实现多路模拟信号与数字LVDS信号混合的高精度同步信号发生器。因此，研究高精度同步模数混合信号发生器是非常有必要的。
发明内容
本发明提供一种用于图像传感器的高精度同步模数混合信号发生器，本发明实现了多块AWG板卡与LVDS板卡间多通道DAC输出信号和LVDS时序信号的高精度同步输出控制。
为解决上述技术问题，本发明提供技术方案如下：
一种用于图像传感器的高精度同步模数混合信号发生器，包括一块时钟板卡、至少一块AWG板卡和至少一块LVDS板卡，其中：
所述时钟板卡包括第一FPGA系统控制模块、第一时钟同步模块和第一本地基准时钟模块，每个AWG板卡包括第二FPGA系统控制模块、第二时钟同步模块和多个DAC模块，所述LVDS板卡包括第三FPGA系统控制模块和第三时钟同步模块；
所述第一FPGA系统控制模块分别与所述第二FPGA系统控制模块和第三FPGA系统控制模块电连接并分别向所述第二FPGA系统控制模块和第三FPGA系统控制模块输入触发脉冲；
所述第一FPGA系统控制模块与第一时钟同步模块电连接，所述第一本地基准时钟模块与所述第一时钟同步模块电连接并向所述第一时钟同步模块输入第一基准时钟；所述第一时钟同步模块分别与所述第二时钟同步模块和第三时钟同步模块电连接并分别向所述第二时钟同步模块和第三时钟同步模块输入以所述第一基准时钟为基准时钟得到的参考时钟；
所述第二时钟同步模块与所述第二FPGA系统控制模块电连接并向所述第二FPGA系统控制模块输入以所述参考时钟为基准时钟得到的第一参考时钟，所述第二时钟同步模块与每个DAC模块电连接并分别向每个DAC模块输入以所述参考时钟为基准时钟得到的第一采样时钟，所述第一参考时钟和第一采样时钟相位对齐；所述第二FPGA系统控制模块分别与每个DAC模块电连接并分别向每个DAC模块输入以第一参考时钟为参考得到的数据时钟以及同步信号；
所述第三时钟同步模块与所述第三FPGA系统控制模块电连接并向所述第三FPGA系统控制模块输入以所述参考时钟为基准时钟得到的第二参考时钟，所述第三FPGA系统控制模块以所述第二参考时钟为参考输出LVDS时序信号。
进一步的，所述时钟板卡还包括第一网络模块，所述第一网络模块与所述第一FPGA系统控制模块电连接；所述AWG板卡还包括第二网络模块，所述第二网络模块与所述第二FPGA系统控制模块电连接；所述LVDS板卡还包括第三网络模块，所述第三网络模块与所述第三FPGA系统控制模块电连接；所述第一网络模块分别与所述第二网络模块和第三网络模块电连接并分别向所述第二网络模块和第三网络模块输入通信信号。
进一步的，所述AWG板卡还包括第二本地基准时钟模块，所述第二本地基准时钟模块与所述第二时钟同步模块电连接并向所述第二时钟同步模块输入第二基准时钟作为第二时钟同步模块的基准时钟；所述LVDS板卡还包括第三本地基准时钟模块，所述第三本地基准时钟模块与所述第三时钟同步模块电连接并向所述第三时钟同步模块输入第三基准时钟作为第三时钟同步模块的基准时钟。
进一步的，所述LVDS板卡还包括FIFO存储器，所述FIFO存储器分别与所述第三FPGA系统控制模块和第三网络模块电连接。
进一步的，所述第一本地基准时钟模块、第二本地基准时钟模块和第三本地基准时钟模块为低噪声低频晶体振荡器，所述第一网络模块、第二网络模块和第三网络模块为以太网通信模块。
进一步的，所述第一本地基准时钟模块、第二本地基准时钟模块和第三本地基准时钟模块分别与所述第一时钟同步模块、第二时钟同步模块和第三时钟同步模块的SEC端口连接。
本发明具有以下有益效果：
本发明通过时钟板卡为AWG板卡与LVDS板卡提供参考时钟和触发脉冲，能够实现多通道DAC输出波形与自定义LVDS输出时序信号的相位同步，采用板卡间级联FPGA的方式，通过时钟板卡的FPGA对AWG板卡与LVDS板卡的FPGA进行控制与同步，使各路DAC的输出信号以及LVDS的输出时序信号完全同步且可控。同时，摒弃了多板卡间高速模拟时钟信号的传输，只需要时钟板卡提供低速参考时钟和触发脉冲即可，大大简化了硬件设计的难度。
附图说明
图1为本发明的用于图像传感器的高精度同步模数混合信号发生器的整体结构示意图；
图2为本发明的用于图像传感器的高精度同步模数混合信号发生器的电路结构示意图。
具体实施方式
为使本发明要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本发明实施例提供一种用于图像传感器的高精度同步模数混合信号发生器，用于实现AWG板卡的多通道DAC输出波形与自定义LVDS输出信号的相位同步，解决信号需求数量较大情况下多个DAC输出信号与LVDS输出时序高精度同步的问题。如图1-2所示，该系统包括一块时钟板卡100、至少一块AWG板卡200和至少一块LVDS板卡300，其中：
时钟板卡100包括第一FPGA系统控制模块101、第一时钟同步模块102和第一本地基准时钟模块103。第一FPGA系统控制模块101用于输出同步触发脉冲、控制信号以及通信信号，
每个AWG板卡200包括第二FPGA系统控制模块201、第二时钟同步模块202和多个DAC模块203。第二FPGA系统控制模块201用于接收同步触发脉冲以及输出控制信号和通信信号，DAC模块203优选为高速DAC模块。
LVDS板卡300包括第三FPGA系统控制模块301和第三时钟同步模块302。第三FPGA系统控制模块301用于接收同步触发脉冲以及输出LVDS时序信号和通信信号。
第一FPGA系统控制模块101分别与第二FPGA系统控制模块201和第三FPGA系统控制模块301电连接并分别向第二FPGA系统控制模块201和第三FPGA系统控制模块301输入触发脉冲。
第一FPGA系统控制模块101与第一时钟同步模块102电连接，第一本地基准时钟模块103与第一时钟同步模块102电连接并向第一时钟同步模块102输入第一基准时钟，第一时钟同步模块102以第一基准时钟作为基准时钟，得到参考时钟，该参考时钟为低速参考时钟。第一时钟同步模块102分别与第二时钟同步模块202和第三时钟同步模块302电连接并分别向第二时钟同步模块202和第三时钟同步模块302输入以第一基准时钟为基准得到的参考时钟。
第二时钟同步模块202通过接收外部输入参考时钟作为基准时钟，得到第一参考时钟和第一采样时钟。第二时钟同步模块202与第二FPGA系统控制模块201电连接并向第二FPGA系统控制模块201输入以参考时钟为基准得到的第一参考时钟。
第二时钟同步模块202与每个DAC模块203电连接并分别向每个DAC模块203输入以参考时钟为基准得到的第一采样时钟，第一参考时钟和第一采样时钟相位对齐。
第二FPGA系统控制模块201分别与每个DAC模块203电连接并分别向每个DAC模块203输入以第一参考时钟为参考得到的数据时钟以及同步信号。第一参考时钟输入到第二FPGA系统控制模块201后，第二FPGA系统控制模块201以第一参考时钟为参考，向每个DAC模块根据第一参考时钟输出数据时钟及同步信号SYNC，确保每个DAC模块的数据时钟相位是相位精准对齐的。
第三时钟同步模块302通过接收外部输入参考时钟作为基准时钟，得到第二参考时钟，第三时钟同步模块302与第三FPGA系统控制模块301电连接并向第三FPGA系统控制模块301输入以参考时钟为基准得到的第二参考时钟，第三FPGA系统控制模块301以第二参考时钟为参考输出LVDS时序信号。第二参考时钟输入到第三FPGA系统控制模块301后，第三FPGA系统控制模块301以第二参考时钟为参考，输出LVDS时序信号，确保输出时序信号的相位是与参考时钟精准对齐的。
以图2所示的一块AWG板卡和一块LVDS板卡且单个AWG板卡中具有两个DAC模块为例对本发明的工作过程进行如下详细说明：
时钟板卡100中的第一时钟同步模块102输出相位对齐的两个参考时钟，每个参考时钟输入一块AWG板卡或LVDS板卡。
AWG板卡200中第二时钟同步模块202以外部输入的参考时钟为基准时钟，输出相位对齐的两个第一采样时钟和两个第一参考时钟，第一采样时钟输入每个对应的DAC模块203，第一参考时钟输入到第二FPGA系统控制模块201，第二FPGA系统控制模块201以第一参考时钟为参考，向DAC模块203根据第一参考时钟输出数据时钟及同步信号SYNC，确保每个DAC模块203的数据时钟相位是相位精准对齐的。
LVDS板卡300中的第三时钟同步模块302同样以外部输入的参考时钟为基准时钟，输出与基准时钟同相的第二参考时钟，第二参考时钟输入到第三FPGA系统控制模块301，第三FPGA系统控制模块301以第二参考时钟为参考，确保输出时序信号的相位是与参考时钟精准对齐的。
同时由时钟板卡100向一块AWG板卡200和一块LVDS板卡300提供同步触发脉冲。在同步触发脉冲输入有效时，AWG板卡200的第二FPGA系统控制模块201按照对齐相位时钟输出数据流到每个DAC203，同时LVDS板卡300的第三FPGA系统控制模块301按照对齐相位时钟输出用户自定义的LVDS时序信号，以确保多个DAC输出信号与LVDS时序信号的同步输出。
本发明通过时钟板卡为AWG板卡与LVDS板卡提供参考时钟和触发脉冲，能够实现多通道DAC输出波形与自定义LVDS输出时序信号的相位同步，采用板卡间级联FPGA的方式，通过时钟板卡的FPGA对AWG板卡与LVDS板卡的FPGA进行控制与同步，使各路DAC的输出信号以及LVDS的输出时序信号完全同步且可控。同时，摒弃了多板卡间高速模拟时钟信号的传输，只需要时钟板卡提供低速参考时钟和触发脉冲即可，大大简化了硬件设计的难度。
时钟板卡100还可以包括第一网络模块104，第一网络模块104与第一FPGA系统控制模块101电连接；AWG板卡200还可以包括第二网络模块204，第二网络模块204与第二FPGA系统控制模块201电连接；LVDS板卡300还可以包括第三网络模块303，第三网络模块303与第三FPGA系统控制模块301电连接；第一网络模块104分别与第二网络模块204和第三网络模块303电连接并分别向第二网络模块204和第三网络模块303输入通信信号。
本发明时钟板卡与AWG板卡、LVDS板卡之间通过网络协议进行通信，提高了通信速率和工作效率。
作为本发明的一种改进，前述的单块AWG板卡或LVDS板卡可以单独工作，具体的实现方式为：AWG板卡200还包括第二本地基准时钟模块205，第二本地基准时钟模块205与第二时钟同步模块202电连接并向第二时钟同步模块202输入第二基准时钟作为第二时钟同步模块202的基准时钟；LVDS板卡300还包括第三本地基准时钟模块304，第三本地基准时钟模块304与第三时钟同步模块302电连接并向第三时钟同步模块302输入第三基准时钟作为第三时钟同步模块302的基准时钟。
AWG板卡单独工作的情况下，第二本地基准时钟模块、第二时钟同步模块以及第二FPGA系统控制模块配合可实现单块AWG板卡中多个DAC模块的同步。具体方法为：
第二时钟同步模块的时钟来源为第二本地基准时钟模块，根据第二本地基准时钟模块输出的第二基准时钟为基准时钟输出，第二FPGA系统控制模块以基准时钟为精准参考时钟，输出相位对齐的第二采样时钟和第二参考时钟，第二采样时钟和第二参考时钟的个数与DAC模块一一对应，第二采样时钟输入每个对应的DAC模块，第二参考时钟输入到第二FPGA系统控制模块，第二FPGA系统控制模块以第二参考时钟为参考，向DAC模块根据参考时钟输出数据时钟及同步信号，以确保DAC模块的数据时钟相位是相位精准对齐的，在触发脉冲信号输入有效时，第二FPGA系统控制模块按照对齐相位时钟输出数据流到每个DAC，以确保单个板卡中多个DAC的同步。
LVDS板卡单独工作情况下，第三FPGA系统控制模块用于以第三参考时钟为参考，在触发脉冲有效时，输出用户自定义的LVDS时序信号。
LVDS板卡300还包括FIFO存储器305，FIFO存储器305分别与第三FPGA系统控制模块301和第三网络模块303电连接。
前述的第一本地基准时钟模块103、第二本地基准时钟模块205和第三本地基准时钟模块304为低噪声低频晶体振荡器，第一网络模块104、第二网络模块204和第三网络模块303为以太网通信模块。
具体的，第一FPGA系统控制模块101、第二FPGA系统控制模块201和第三FPGA系统控制模块301的型号为Xilinx(赛灵思)公司的ARTIX-7XC7A200TFBG484S，低噪声低频晶体振荡器的型号为TCE4031035GK005008，第一时钟同步模块102、第二时钟同步模块202和第三时钟同步模块302的型号为TI(德州仪器)公司的CDCE72010，以太网通信模块的型号为Microchip公司(美国微芯科技公司)的KSZ9031，DAC模块的型号为DAC5682Z。
第一本地基准时钟模块103、第二本地基准时钟模块205和第三本地基准时钟模块304分别与第一时钟同步模块102、第二时钟同步模块202和第三时钟同步模块302的SEC端口连接，本地基准时钟模块输出的超低抖动时钟作为基准时钟输入到时钟同步模块的SEC端。
以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (6)
1.一种用于图像传感器的高精度同步模数混合信号发生器，其特征在于，包括一块时钟板卡、至少一块AWG板卡和至少一块LVDS板卡，其中：
所述时钟板卡包括第一FPGA系统控制模块、第一时钟同步模块和第一本地基准时钟模块，每个AWG板卡包括第二FPGA系统控制模块、第二时钟同步模块和多个DAC模块，所述LVDS板卡包括第三FPGA系统控制模块和第三时钟同步模块；
所述第一FPGA系统控制模块分别与所述第二FPGA系统控制模块和第三FPGA系统控制模块电连接并分别向所述第二FPGA系统控制模块和第三FPGA系统控制模块输入触发脉冲；
所述第一FPGA系统控制模块与第一时钟同步模块电连接，所述第一本地基准时钟模块与所述第一时钟同步模块电连接并向所述第一时钟同步模块输入第一基准时钟；所述第一时钟同步模块分别与所述第二时钟同步模块和第三时钟同步模块电连接并分别向所述第二时钟同步模块和第三时钟同步模块输入以所述第一基准时钟为基准时钟得到的参考时钟；
所述第二时钟同步模块与所述第二FPGA系统控制模块电连接并向所述第二FPGA系统控制模块输入以所述参考时钟为基准时钟得到的第一参考时钟，所述第二时钟同步模块与每个DAC模块电连接并分别向每个DAC模块输入以所述参考时钟为基准时钟得到的第一采样时钟，所述第一参考时钟和第一采样时钟相位对齐；所述第二FPGA系统控制模块分别与每个DAC模块电连接并分别向每个DAC模块输入以第一参考时钟为参考得到的数据时钟以及同步信号，每个DAC模块的数据时钟的相位对齐；
所述第三时钟同步模块与所述第三FPGA系统控制模块电连接并向所述第三FPGA系统控制模块输入以所述参考时钟为基准时钟得到的第二参考时钟，所述第三FPGA系统控制模块以所述第二参考时钟为参考输出LVDS时序信号，所述LVDS时序信号与所述参考时钟相位对齐。
2.根据权利要求1所述的用于图像传感器的高精度同步模数混合信号发生器，其特征在于，所述时钟板卡还包括第一网络模块，所述第一网络模块与所述第一FPGA系统控制模块电连接；所述AWG板卡还包括第二网络模块，所述第二网络模块与所述第二FPGA系统控制模块电连接；所述LVDS板卡还包括第三网络模块，所述第三网络模块与所述第三FPGA系统控制模块电连接；所述第一网络模块分别与所述第二网络模块和第三网络模块电连接并分别向所述第二网络模块和第三网络模块输入通信信号。
3.根据权利要求2所述的用于图像传感器的高精度同步模数混合信号发生器，其特征在于，所述AWG板卡还包括第二本地基准时钟模块，所述第二本地基准时钟模块与所述第二时钟同步模块电连接并向所述第二时钟同步模块输入第二基准时钟作为第二时钟同步模块的基准时钟；所述LVDS板卡还包括第三本地基准时钟模块，所述第三本地基准时钟模块与所述第三时钟同步模块电连接并向所述第三时钟同步模块输入第三基准时钟作为第三时钟同步模块的基准时钟。
4.根据权利要求3所述的用于图像传感器的高精度同步模数混合信号发生器，其特征在于，所述LVDS板卡还包括FIFO存储器，所述FIFO存储器分别与所述第三FPGA系统控制模块和第三网络模块电连接。
5.根据权利要求4所述的用于图像传感器的高精度同步模数混合信号发生器，其特征在于，所述第一本地基准时钟模块、第二本地基准时钟模块和第三本地基准时钟模块为低噪声低频晶体振荡器，所述第一网络模块、第二网络模块和第三网络模块为以太网通信模块。
6.根据权利要求5所述的用于图像传感器的高精度同步模数混合信号发生器，其特征在于，所述第一本地基准时钟模块、第二本地基准时钟模块和第三本地基准时钟模块分别与所述第一时钟同步模块、第二时钟同步模块和第三时钟同步模块的SEC端口连接。
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Legal Events
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| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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