CN111952368A - 具有超结结构的soi横向ldmos器件及制作方法 - Google Patents
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Abstract
本发明提供一种具有超结结构的SOI横向LDMOS器件及制作方法，器件包括：图形SOI衬底，其绝缘层中具有窗口，窗口中填充有P型外延层；P型体区；超结结构，其一侧并与P型体区横向连接，超结结构包括层叠的P型超结体区及N型超结体区；N型体区，连接于超结结构的另一侧；N型源区；P型重掺杂衬底接触区；N型漏区，形成于N型体区中；场氧化层，形成于N型超结体区中；栅氧化层，横跨于N型源区及N型超结体区之间；栅极层，形成于栅氧化层上。本发明的超结结构可有效降低器件的导通电阻，降低器件表面电场。本发明的场氧化层可以使得器件的击穿电压位于衬底之中，防止器件表面电场过大而导致的击穿电压降低。
Description
技术领域
本发明属于半导体集成电路制造领域，特别是涉及一种具有超结结构的SOI横向LDMOS器件及制作方法。
背景技术
与常规的LDMOS相比，SOI技术具有高速、低功耗、高集成度、极小的寄生效应以及良好的隔离特性等优点，并减弱了闭锁效应和具备强抗辐照能力，使集成电路的可靠性和抗软失误能力大大提高，正逐渐成为制造高速度、低功耗、高集成度和高可靠性的集成电路的主流技术。
根据SOI介质场增强(Enhanced Dielectric layer Field，简称ENDIF)普适理论，采用超薄顶硅层可提高SOI器件的纵向耐压，但同时也导致了较大的比导通电阻。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种具有超结结构的SOI横向LDMOS器件及制作方法，以在保持器件具有较高的击穿电压的同时降低器件的比导通电阻。
为实现上述目的及其他相关目的，本发明提供一种具有超结结构的SOI横向LDMOS器件，所述器件包括：图形SOI衬底，包括依次层叠P型硅衬底、绝缘层及顶硅层，所述绝缘层中具有窗口，所述窗口中填充有P型外延层，所述P型外延层连接所述P型硅衬底及所述顶硅层；P型体区，形成于所述P型外延层上的顶硅层中；超结结构，形成于所述顶硅层中，其一侧并与所述P型体区横向连接，所述超结结构包括层叠的P型超结体区及N型超结体区；N型体区，形成于所述顶硅层中，并连接于所述超结结构的另一侧；N型源区，形成于所述P型体区中；P型重掺杂衬底接触区，形成于所述P型体区中；N型漏区，形成于所述N型体区中；场氧化层，形成于所述N型超结体区中；栅氧化层，横跨于所述N型源区及所述N型超结体区之间；栅极层，形成于所述栅氧化层上。
可选地，所述栅氧化层还横跨于所述场氧化层上以与所述场氧化层具有交叠区域，所述交叠区域的宽度介于所述场氧化层宽度的1/4～3/4之间。
可选地，所述场氧化层的厚度小于所述N型超结体区的深度，所述场氧化层包括locos场氧化层或STI场氧化层，所述场氧化层的厚度范围介于3000埃～5000埃，宽度介于1微米～2微米。
可选地，所述P型超结体区的注入离子包括硼，离子注入剂量介于1～5E12/cm2，所述N型超结体区的注入离子包括磷，离子注入剂量介于1～3E12/cm2。
可选地，所述器件的耐压介于50V～300V之间，导通电阻不大于200mohm*mm2。
本发明还提供一种具有超结结构的SOI横向LDMOS器件的制作方法，所述制作方法包括步骤：1)提供一P型硅衬底，于所述P型硅衬底上形成绝缘层；2)于所述绝缘层中刻蚀出窗口；3)于所述窗口中形成P型外延层，并在所述绝缘层上形成顶硅层；4)于所述顶硅层中形成场氧化层；5)通过光刻工艺和离子注入工艺，分别在所述顶硅层中形成P型体区、超结结构、及N型体区，其中，所述P型体区形成于所述P型外延层上，所述超结结构的一侧所述P型体区横向连接，另一侧与所述N型体区连接，所述超结结构包括层叠的P型超结体区及N型超结体区；6)形成栅氧化层及栅极层，所述栅氧化层横跨于所述P型体区及所述N型超结体区之间，所述栅极层位于所述栅氧化层上；7)形成N型源区、N型漏区及P型重掺杂衬底接触区，所述N型源区形成于所述P型体区中；所述N型漏区形成于所述N型体区中，所述P型重掺杂衬底接触区形成于所述P型体区中。
可选地，步骤1)采用热氧化工艺于所述P型衬底上形成绝缘层，所述绝缘层的厚度介于0.5微米～2微米之间，步骤3)形成的顶硅层的厚度介于3微米～10微米之间，所述顶硅层为P型掺杂。
可选地，所述场氧化层的厚度小于所述N型超结体区的深度，所述场氧化层包括locos场氧化层或STI场氧化层，所述场氧化层的厚度范围介于3000埃～5000埃，宽度介于1微米～2微米。
可选地，所述P型超结体区的注入离子包括硼，离子注入能量介于1800kev～2200kev之间，离子注入剂量介于1～5E12/cm2之间，所述N型超结体区的注入离子包括磷，离子注入能量介于500eV～1500eV之间，离子注入剂量介于1～3E12/cm2之间。
可选地，所述栅氧化层还横跨于所述场氧化层上以与所述场氧化层具有交叠区域，所述交叠区域的宽度介于所述场氧化层宽度的1/4～3/4之间。
可选地，所述器件的耐压介于50V～300V之间，导通电阻不大于200mohm*mm2。
如上所述，本发明的具有超结结构的SOI横向LDMOS器件及制作方法，具有以下有益效果：
本发明通过在SOI衬底上形成超结结构，超结结构可提高N型超结体区(作为LDMOS的漂移区)的掺杂浓度，从而可有效降低器件的导通电阻，通过P型超结体区的电荷平衡，可有效降低器件表面电场。
本发明在漏端设置场氧化层，场氧化层可以使得器件的击穿电压位于衬底之中，防止器件表面电场过大而导致的击穿电压降低。
本发明可有效减小器件的导通电阻，解决了传统SOI器件的导通电阻和击穿电压之间的矛盾。
附图说明
图1～图8显示为本发明实施例的具有超结结构的SOI横向LDMOS器件的制作方法各步骤所呈现的结构示意图，其中，图8显示为本发明实施例的具有超结结构的SOI横向LDMOS器件的结构示意图。
元件标号说明
101 P型硅衬底
102 绝缘层
103 窗口
104 P型外延层
105 顶硅层
106 场氧化层
107 P型体区
108 P型超结体区
109 N型超结体区
110 N型体区
111 栅氧化层
112 栅极层
113 N型源区
114 P型重掺杂衬底接触区
115 N型漏区
116 源接触电极
117 体接触电极
118 漏接触电极
119 栅接触电极
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
如图8所示，本实施例提供一种具有超结结构的SOI横向LDMOS高压器件，所述高压器件包括：图形SOI衬底、P型体区107、超结结构、N型体区110、N型源区113、P型重掺杂衬底接触区114、N型漏区115、场氧化层106、栅氧化层111及栅极层112等。
所述图形SOI衬底包括依次层叠P型硅衬底101、绝缘层102及顶硅层105，所述绝缘层102中具有窗口103，所述窗口103中填充有P型外延层104，所述P型外延层104连接所述P型硅衬底101及所述顶硅层105，可以避免SOI衬底的浮体效应等发生，降低器件的寄生电容及漏电。
所述P型体区107形成于所述P型外延层104上的顶硅层中。所述P型体区107的注入离子包括硼，其注入剂量介于1～5E13/cm2之间。
所述超结结构形成于所述顶硅层中，其一侧并与所述P型体区107横向连接，所述超结结构包括上下层叠排布的P型超结体区108及N型超结体区109。所述P型超结体区108的注入离子包括硼，离子注入剂量介于1～5E12/cm2，所述N型超结体区109的注入离子包括磷，离子注入剂量介于1～3E12/cm2。本发明通过在SOI衬底上形成超结结构，超结结构可提高N型超结体区109(作为LDMOS的漂移区)的掺杂浓度，从而可有效降低器件的导通电阻，并有效降低器件表面电场。
所述N型体区110形成于所述顶硅层中，并连接于所述超结结构的另一侧。所述N型体区110的注入离子可以为磷，其离子注入剂量可以为1～5E13/cm2之间。
所述N型源区113形成于所述P型体区107中。所述N型源区113的注入离子可以为砷，离子注入剂量可以为1～5E15/cm2之间。
所述P型重掺杂衬底接触区114，形成于所述P型体区107中。所述P型重掺杂衬底接触区114的注入离子可以为硼，离子注入剂量可以为5E15/cm2等。
所述N型漏区115形成于所述N型体区110中。所述N型漏区115的注入离子可以为砷，离子注入剂量可以为1～5E15/cm2之间。
所述场氧化层106形成于所述N型超结体区109中，并与所述P型体区107具有间隔。所述场氧化层106的厚度小于所述N型超结体区109的深度，例如，所述场氧化层106的厚度可以为所述N型超结体区109的深度的1/2～3/4之间，在本实施例中，所述场氧化层106可以为locos场氧化层106或STI场氧化层106，所述locos场氧化层106通过硅的局部氧化形成，所述STI场氧化层106可以先形成沟槽，然后采用HDP沉积工艺填充二氧化硅层形成，所述场氧化层106的厚度范围介于3000埃～5000埃，宽度介于1微米～2微米。本发明在漏端设置场氧化层106，场氧化层106可以使得器件的击穿电压位于衬底之中，防止器件表面电场过大而导致的击穿电压降低。
所述栅氧化层111横跨于所述N型源区113及所述N型超结体区109之间，所述栅极层112，形成于所述栅氧化层111上。如图8所示，所述栅氧化层111还横跨于所述场氧化层106上以与所述场氧化层106具有交叠区域，所述交叠区域的宽度介于所述场氧化层106宽度的1/4～3/4之间，例如，所述交叠区域的宽度可以为所述场氧化层106宽度的1/2。
如图8所示，所述具有超结结构的SOI横向LDMOS高压器件还包括覆盖器件表面的隔离层(未予图示)以及形成于所述隔离层中的体接触孔及体接触电极117、源接触孔及源接触电极116、栅接触孔及栅接触电极119及漏接触孔及漏接触电极118，所述体接触电极117与所述P型重掺杂衬底接触区114连接，所述源接触电极116与所述N型源区113连接，所述栅接触电极119与所述栅极层112连接，所述漏接触电极118与所述N型漏区115连接。
本实施例的具有超结结构的SOI横向LDMOS高压器件的耐压介于50V～300V之间，导通电阻不大于200mohm*mm2，本发明在同等击穿电压的情况下具有超低的导通电阻，兼容传统的CMOS工艺，例如，作为同等的60V器件，传统的LDMOS器件的导通电阻大约700mohm*mm2，而本发明的器件导通电阻仅为60mohm*mm2。
如图1～图8所示，本实施例还提供一种具有超结结构的SOI横向LDMOS高压器件的制作方法，所述制作方法包括步骤：
如图1所示，首先进行步骤1)，提供一P型硅衬底101，于所述P型硅衬底101上形成绝缘层102。
例如，可以采用热氧化工艺于所述P型衬底上形成绝缘层102，所述绝缘层102的材料为二氧化硅，所述绝缘层102的厚度介于0.5微米～2微米之间，
如图2所示，然后进行步骤2)，采用光刻工艺及干法刻蚀工艺于所述绝缘层102中刻蚀出窗口103，所述窗口103贯穿所述绝缘层102。
如图3所示，接着进行步骤3)，于所述窗口103中形成P型外延层104，并在所述绝缘层102上形成顶硅层105。
例如，可以采用外延生长工艺于所述窗口103中形成P型外延层104，并在所述绝缘层102上形成顶硅层105，形成的顶硅层105的厚度介于3微米～10微米之间，所述顶硅层105为P型掺杂。本实施例在所述绝缘层102中形成窗口103，所述窗口103中填充有P型外延层104，所述P型外延层104连接所述P型硅衬底101及所述顶硅层105，可以避免SOI衬底的浮体效应等发生，降低器件的寄生电容及漏电。
如图4所示，接着进行步骤4)，于所述顶硅层105中形成场氧化层106。
所述场氧化层106的厚度小于所述N型超结体区109的深度，例如，所述场氧化层106的厚度可以为所述N型超结体区109的深度的1/2～3/4之间，在本实施例中，所述场氧化层106可以为locos场氧化层106或STI场氧化层106，所述locos场氧化层106通过硅的局部氧化形成，所述STI场氧化层106可以先形成沟槽，然后采用HDP沉积工艺填充二氧化硅层形成，所述场氧化层106的厚度范围介于3000埃～5000埃，宽度介于1微米～2微米。
本发明在漏端设置场氧化层106，场氧化层106可以使得器件的击穿电压位于衬底之中，防止器件表面电场过大而导致的击穿电压降低。
如图5所示，接着进行步骤5)，通过光刻工艺和离子注入工艺，分别在所述顶硅层105中形成P型体区107、超结结构、N型体区110，其中，所述P型体区107形成于所述P型外延层104上，所述超结结构的一侧所述P型体区107横向连接，另一侧与所述N型体区110连接，所述超结结构包括层叠的P型超结体区108及N型超结体区109。
所述P型超结体区108的注入离子包括硼，离子注入能量介于1800kev～2200kev之间，离子注入剂量介于1～5E12/cm2之间，所述N型超结体区109的注入离子包括磷，离子注入能量介于500eV～1500eV之间，离子注入剂量介于1～3E12/cm2之间。
所述P型体区107的注入离子包括硼，离子注入能量为500kev～2000kev，注入剂量介于1～5E13/cm2之间。
所述N型体区110的注入离子可以为磷，离子注入能量为1000～3000eV，其离子注入剂量可以为1～5E13/cm2之间。
本发明通过在SOI衬底上形成超结结构，超结结构可提高N型超结体区109(作为LDMOS的漂移区)的掺杂浓度，从而可有效降低器件的导通电阻，并有效降低器件表面电场。
如图6所示，接着进行步骤6)，通过热氧化工艺等形成栅氧化层111及通过沉积工艺等形成栅极层112，所述栅氧化层111横跨于所述P型体区107及所述N型超结体区109之间，所述栅极层112位于所述栅氧化层111上。
所述栅氧化层111还横跨于所述场氧化层106上以与所述场氧化层106具有交叠区域，所述交叠区域的宽度介于所述场氧化层106宽度的1/4～3/4之间，例如，所述交叠区域的宽度可以为所述场氧化层106宽度的1/2。
所述栅氧化层111的厚度可以为100埃～200埃，所述栅极层112可以为N型多晶硅，所述栅极层112的厚度可以为2000埃～3000埃。
如图7所示，接着进行步骤7)，形成N型源区113、N型漏区115及P型重掺杂衬底接触区114，所述N型源区113形成于所述P型体区107中，所述N型漏区115形成于所述N型体区110中，所述P型重掺杂衬底接触区114形成于所述P型体区107中。
所述N型源区113形成于所述P型体区107中。所述N型源区113的注入离子可以为砷，离子注入能量可以为50～70keV，如60kev等，离子注入剂量可以为1～5E15之间/cm2。
所述P型重掺杂衬底接触区114，形成于所述P型体区107中。所述P型重掺杂衬底接触区114的注入离子可以为硼，离子注入能量为5KeV～10KeV，离子注入剂量可以为5E15/cm2等。
所述N型漏区115形成于所述N型体区110中。所述N型漏区115的注入离子可以为砷，离子注入能量可以为50～70keV，如60kev等，离子注入剂量可以为1～5E15之间/cm2。
如图8所示，最后进行步骤8)，于所述具有超结结构的SOI横向LDMOS高压器件表面覆盖器件隔离层(未予图示)，并在所述隔离层中形成体接触孔及体接触电极117、源接触孔及源接触电极116、栅接触孔及栅接触电极119及漏接触孔及漏接触电极118，所述体接触电极117与所述P型重掺杂衬底接触区114连接，所述源接触电极116与所述N型源区113连接，所述栅接触电极119与所述栅极层112连接，所述漏接触电极118与所述N型漏区115连接。
本实施例的具有超结结构的SOI横向LDMOS高压器件的耐压介于50V～300V之间，导通电阻不大于200mohm*mm2，本发明在同等击穿电压的情况下具有超低的导通电阻，兼容传统的CMOS工艺，例如，作为同等的60V器件，传统的LDMOS器件的导通电阻大约700mohm*mm2，而本发明的器件导通电阻仅为60mohm*mm2。
如上所述，本发明的具有超结结构的SOI横向LDMOS高压器件及制作方法，具有以下有益效果：
本发明通过在SOI衬底上形成超结结构，超结结构可提高N型超结体区109(作为LDMOS的漂移区)的掺杂浓度，从而可有效降低器件的导通电阻，通过P型超结体区的电荷平衡，可有效降低器件表面电场。
本发明在漏端设置场氧化层106，场氧化层106可以使得器件的击穿电压位于衬底之中，防止器件表面电场过大而导致的击穿电压降低。
本发明可有效减小器件的导通电阻，解决了传统SOI器件的导通电阻和击穿电压之间的矛盾。
所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (11)
1.一种具有超结结构的SOI横向LDMOS器件，其特征在于，所述器件包括：
图形SOI衬底，包括依次层叠P型硅衬底、绝缘层及顶硅层，所述绝缘层中具有窗口，所述窗口中填充有P型外延层，所述P型外延层连接所述P型硅衬底及所述顶硅层；
P型体区，形成于所述P型外延层上的顶硅层中；
超结结构，形成于所述顶硅层中，其一侧并与所述P型体区横向连接，所述超结结构包括层叠的P型超结体区及N型超结体区；
N型体区，形成于所述顶硅层中，并连接于所述超结结构的另一侧；
N型源区，形成于所述P型体区中；
P型重掺杂衬底接触区，形成于所述P型体区中；
N型漏区，形成于所述N型体区中；
场氧化层，形成于所述N型超结体区中；
栅氧化层，横跨于所述N型源区及所述N型超结体区之间；
栅极层，形成于所述栅氧化层上。
2.根据权利要求1所述的具有超结结构的SOI横向LDMOS器件，其特征在于：所述栅氧化层还横跨于所述场氧化层上以与所述场氧化层具有交叠区域，所述交叠区域的宽度介于所述场氧化层宽度的1/4～3/4之间。
3.根据权利要求1所述的具有超结结构的SOI横向LDMOS器件，其特征在于：所述场氧化层的厚度小于所述N型超结体区的深度，所述场氧化层包括locos场氧化层或STI场氧化层，所述场氧化层的厚度范围介于3000埃～5000埃，宽度介于1微米～2微米。
4.根据权利要求1所述的具有超结结构的SOI横向LDMOS器件，其特征在于：所述P型超结体区的注入离子包括硼，离子注入剂量介于1～5E12/cm2，所述N型超结体区的注入离子包括磷，离子注入剂量介于1～3E12/cm2。
5.根据权利要求1所述的具有超结结构的SOI横向LDMOS器件，其特征在于：所述器件的耐压介于50V～300V之间，导通电阻不大于200mohm*mm2。
6.一种具有超结结构的SOI横向LDMOS器件的制作方法，其特征在于，包括步骤：
1)提供一P型硅衬底，于所述P型硅衬底上形成绝缘层；
2)于所述绝缘层中刻蚀出窗口；
3)于所述窗口中形成P型外延层，并在所述绝缘层上形成顶硅层；
4)于所述顶硅层中形成场氧化层；
5)通过光刻工艺和离子注入工艺，分别在所述顶硅层中形成P型体区、超结结构及N型体区，其中，所述P型体区形成于所述P型外延层上，所述超结结构的一侧所述P型体区横向连接，另一侧与所述N型体区连接，所述超结结构包括层叠的P型超结体区及N型超结体区；
6)形成栅氧化层及栅极层，所述栅氧化层横跨于所述P型体区及所述N型超结体区之间，所述栅极层位于所述栅氧化层上；
7)形成N型源区、N型漏区及P型重掺杂衬底接触区，所述N型源区形成于所述P型体区中，所述N型漏区形成于所述N型体区中，所述P型重掺杂衬底接触区形成于所述P型体区中。
7.根据权利要求6所述的具有超结结构的SOI横向LDMOS器件的制作方法，其特征在于：步骤1)采用热氧化工艺于所述P型衬底上形成绝缘层，所述绝缘层的厚度介于0.5微米～2微米之间，步骤3)形成的顶硅层的厚度介于3微米～10微米之间，所述顶硅层为P型掺杂。
8.根据权利要求6所述的具有超结结构的SOI横向LDMOS器件的制作方法，其特征在于：所述场氧化层的厚度小于所述N型超结体区的深度，所述场氧化层包括locos场氧化层或STI场氧化层，所述场氧化层的厚度范围介于3000埃～5000埃，宽度介于1微米～2微米。
9.根据权利要求6所述的具有超结结构的SOI横向LDMOS器件的制作方法，其特征在于：所述P型超结体区的注入离子包括硼，离子注入能量介于1800kev～2200kev之间，离子注入剂量介于1～5E12/cm2之间，所述N型超结体区的注入离子包括磷，离子注入能量介于500eV～1500eV之间，离子注入剂量介于1～3E12/cm2之间。
10.根据权利要求6所述的具有超结结构的SOI横向LDMOS器件的制作方法，其特征在于：所述栅氧化层还横跨于所述场氧化层上以与所述场氧化层具有交叠区域，所述交叠区域的宽度介于所述场氧化层宽度的1/4～3/4之间。
11.根据权利要求6所述的具有超结结构的SOI横向LDMOS器件的制作方法，其特征在于：所述器件的耐压介于50V～300V之间，导通电阻不大于200mohm*mm2。
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| CN102751316A (zh) * | 2012-07-31 | 2012-10-24 | 电子科技大学 | 一种横向soi功率器件 |
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