CN111950224A - 形成边界单元的方法、集成电路以及集成电路装置 - Google Patents

形成边界单元的方法、集成电路以及集成电路装置 Download PDF

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Abstract

提供边界单元。确定电路的第一功能单元的边界。沿着所确定的边界的第一部分布置第一多个第一类型伪单元。第一部分在第一方向上延伸。每个第一类型伪单元包括第一预定义尺寸。沿着所确定的边界的第二部分布置第二多个第二类型伪单元。第二部分在第二方向上延伸。每个第二类型伪单元包括第二预定义尺寸。第二预定义尺寸与第一预定义尺寸不同。本发明的实施例还涉及形成边界单元的方法、集成电路以及集成电路装置。

Description

形成边界单元的方法、集成电路以及集成电路装置
技术领域
本发明的实施例涉及形成边界单元的方法、集成电路以及集成电路装置。
背景技术
集成电路一般包括具有复杂的相互关系的数千个组件。这些电路通常使用被称为电子设计自动化(EDA)的高度自动化工艺来设计。EDA始于以硬件描述语言(HDL)提供的功能规范，并且发展为电路设计规范，该电路设计规范包括被称伪单元的基本电路组件、单元的物理布置以及互连单元的线的规范。该单元利用特定的集成电路技术实现逻辑功能或其他电子功能。
EDA可以分为一系列阶段，诸如合成、布局、布线等。这些阶段可以涉及从单元库中选择功能单元或IP/块。通常，使用多种单元组合的非常大量的不同电路设计可以满足电路的功能规范。选择为实现期望功能的各个功能单元在平面图中布置单元的集成流程工艺中合并。
功能单元可以有不同的边界形状，并且合并工艺可以包括规定单元如何彼此相对布置的许多设计规则和限制，这使集成工艺变得复杂。这样的设计规则，例如，可以规定布局中的禁止或空的空间(垂直和水平方向)、建立间隔要求等。
发明内容
本发明的实施例提供了一种形成边界单元的方法，包括：确定第一功能单元的边界；沿着确定的边界的第一部分布置第一多个第一类型伪单元，其中，所述第一部分在第一方向上延伸，并且其中，每个第一类型伪单元包括第一预定义尺寸；以及沿着所述确定的边界的第二部分布置第二多个第二类型伪单元，所述边界的所述第二部分在第二方向上延伸，其中，每个第二类型伪单元包括第二预定义尺寸，并且其中，所述第二预定义尺寸与所述第一预定义尺寸不同。
本发明的另一实施例提供了一种集成电路，包括：第一功能单元；第一多个伪单元，沿着围绕所述第一功能单元的边界的在第一方向上延伸的部分布置，所述第一多个伪单元彼此邻接布置；第二多个伪单元，沿着围绕所述第一功能单元的所述边界的在第二方向上延伸的第二部分布置，所述第二多个伪单元彼此邻接布置；以及一个或多个伪单元，沿着所述边界的一个或多个剩余部分布置，从而形成围绕所述第一功能单元的伪单元环。
本发明的又一实施例提供了一种集成电路装置，包括：存储器件；以及处理器，连接到所述存储器件，其中，所述处理器操作为：确定围绕电路的第一单元的第一边界；沿着所述第一边界的第一方向上的第一部分布置第一多个第一类型伪单元，其中，每个所述第一类型伪单元包括第一预定义尺寸；沿着所述第一边界的第二方向上的第二部分布置第二多个第二类型伪单元，其中，每个所述第二类型伪单元包括第二预定义尺寸，其中，所述第二预定义尺寸与所述第一预定义尺寸不同，并且其中，所述第二方向与所述第一方向不同；以及沿着所述第一边界的剩余部分布置第三多个第一类型伪单元。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1是根据一些实施例的示出由伪边界单元界定的功能单元的示例图。
图2A和图2B示出了根据一些实施例的用于伪边界单元的预定结构的实例。
图3A、图3B和图3C示出了根据一些实施例的围绕功能单元的伪边界单元的布置的填充序列。
图4A、图4B、图4C和图4D示出了根据一些实施例的由邻近的功能单元共享的伪边界单元。
图5示出了根据一些实施例的用于围绕功能单元的伪边界单元的布置的方法。
图6是根据一些实施例的示出处理系统的实例的框图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
图1是示出由伪边界单元环绕的功能单元的图。例如，并且如图1所示，功能单元102由多个伪边界单元104环绕，例如，第一伪边界单元104A、第二伪边界单元104B、第三伪边界单元104C、第四伪边界单元104D、第五伪边界单元104E、第六伪边界单元104F、第七伪边界单元104G、第八伪边界单元104H、第九伪边界单元104I、第十伪边界单元104J、第十一伪边界单元104K、第十二伪边界单元104L、第十三伪边界单元104M、以及第十四伪边界单元104N。
多个伪边界单元104围绕功能单元102延伸，从而形成围绕功能单元102的环。虽然所示的功能单元102由14个伪边界单元104A–104N环绕，但是伪边界单元的数量不限于十四，并且可以基于功能单元102的尺寸而变化，这对于本领域常规技术人员在阅读本公开之后是显而易见的。
功能单元102可以是标准单元并且可以包括整个器件，诸如晶体管、二极管、电容器、电阻器、或者电感器，或者可以包括布置为实现一些特定功能的若干器件组，诸如反相器、触发器、存储单元、或者放大器等。除了使功能设计易于概念化之外，使用功能单元102可以减少用于IC内布局特征的设计规则检查(DRC)的验证时间，因为整个布局中重复的功能单元102可以在DRC中被一次性检测，而不是单独地检测每个示例。在示例性实施例中，功能单元102可以包括可对实体专有的逻辑、单元、或者集成电路布局设计的可复用单元。这种功能单元102可以在专用集成电路(ASIC)设计或者现场可编程门阵列(FPGA)设计中用作构建块。
多个伪边界单元104在本文中有时为“伪友好边界单元(Dummy-FriendlyBoundary Cells)”(DFBC)。使用术语“伪”是因为DFBC没有被用于实现功能单元102或包含功能单元102的芯片的功能性。多个伪边界单元104可以具有一个或多个预定结构(也被称为标准伪单元)以促进在功能单元102周围的应用。图2A和图2B示出了用于多个伪边界单元104的这种预定结构的实例。例如，并且如图2A和2B所示，在某些实施方式中，第一DFBC结构(DFBC1)202可以有预定高度(Y)和长度(X)尺寸，而第二DFBC结构(DFBC2)204可以有相同长度(X)尺寸和第一DFBC的两倍的高度尺寸(2Y)。
尽管图2A和图2B仅示出多个伪边界结构104的两个预定结构，但是可以定义多于两个的预定结构，这对于本领域常规技术人员在阅读本公开之后是显而易见的。此外，对于本领域常规技术人员在阅读本公开之后显而易见的，该预定结构不限于矩形或格子间形状并且可以包括其他形状。
在示例性实施例中，可以在标准单元库中预定义多个伪边界单元104的预定结构(即，结构DFBC1 202和DFBC2 204)。标准单元库是存储标准伪单元定义的数据库，标准伪单元例如，DFBC1 202和DFBC2 204。标准伪单元可以被计算机辅助设计(CAD)工具(例如，电子设计自动化(EDA)工具)使用以促进IC布局的形成。DFBC1 202和DFBC2 204可以用一组特征来定义。通过非限制性实例，该特征可以包括每个部分的尺寸/形状等。
通过围绕功能单元102布置多个标准伪单元(即，DFBC1 202和DFBC2 204)，在功能单元102周围产生包括多个伪边界单元104的环。图3A、图3B和图3C示出了DFBC1 202和DFBC2的布置的填充序列。填充序列始于在第一方向上布置第一多个DFCB1 202。例如，并且如图3A所示，沿着在水平方向上延伸的边界302的部分布置第一多个DFCB1 202(示出为304A、304B和304C)。将第一多个DFCB1 202顺次布置，从而形成连续的链，该连续的链在水平方向上延伸，并且覆盖边界302的在水平方向上延伸的每个部分。第一多个DFCB1 202布置在pr边界302内部，并且布置在距离pr边界302的包括设计规则检查(DRC)值的值的一半(即，Y/2)的距离处。边界302可以是布局布线(pr)边界，该边界可以表示在其内完成电路元件的布局并且布线被限制为标准单元的区域。
在第一方向上布置第一多个DFBC1 202之后，填充序列继续在第二方向上布置第二多个DFBC 204。例如，并且如图3B所示，沿着在垂直方向上延伸的边界302的部分布置第二多个DFBC 204(示出为306A、306B和306C)。将第二多个DFBC 204顺次邻接布置，从而形成连续的链，该连续的链在水平方向上延伸，并且覆盖边界302的在水平方向上延伸的每个部分。每个第二多个DFBC2 202也被布置在距离边界302的包括DRC值的值的一半(即，Y/2)的距离处。
继续至图3C，在布置第一多个DFBC1 202和第二多个DFBC2 204之后，然后由另外的DFBC1 202(设计为310A、310B和310C)填充边界302周围的任何间隙(设计为308A、308B和308C)。例如，另外的DFBC1 202布置在间隙308A、308B和308C中，从而形成多个DFBC1 202和DFBC2 204的连续的链或环。另外的DFBC1 202也布置在距离边界302的包括DRC值的值的一半(即，Y/2)的距离处。
在示例性实施例中，在任何x方向或y方向上，每个DCBC1 202和DFBC2 204可以与另一个DCBC1 202和DFBC2 204邻接。此外，DFBC1 202和DFBC2 204分别通过增加DFBC1 202和DFBC2 204的高度进行垂直扩展。高度的增加可以包括将DFBC1 202或DFBC2 204单元布置在另一DFBC1 202或DFBC2 204单元的顶部上。用这种方式，伪边界单元可以用于多种形状的功能单元，包括矩形、U形、L形、Z形、十字形等。在某些方面，伪边界单元DFBC1 202和DFBC2 204可以按照需求进行组合以环绕功能单元的外围。
在一些实例中，部分伪边界单元104可以在邻近的功能单元间“共享”。这可以使得芯片尺寸减小，并且更有效地利用平面图中的空间。在一些实施例中，只有相同类型的伪边界单元104以这种方式重叠。例如，DFBC1 202可以在邻近的功能单元间共享，以及DFBC2204可以在邻近的功能单元间共享。图4A、图4B、图4C和图4D示出了共享的DFBC1 202和DFBC2 204。例如，图4A和图4B示出了在两个单元边界间共享的DFBC1 202(示出为402和404)。另一方面，图4C和图4D示出了在两个单元边界间共享的DFBC1 202和DFBC 204(示出为406和408)。尽管未示出，但是DFBC2 204也可以在两个单元边界间共享。然而，在这种实例中，DFBC1 202单元可以不允许与DFBC2 204重叠并且也不允许在邻近的功能单元间共享。
图5示出了用于围绕功能单元102布置伪边界单元104的方法500。方法500可以通过如下参考图6更详细的描述的处理器件600来实施。下面将更详细地描述实施方法500各步骤的方式。
参考图5以及图3A至图3C，从操作510开始，确定电路的第一功能单元的边界。例如，确定功能单元102的边界302。所确定的边界302可以是功能单元102的pr边界。在示例性实施例中，边界302从功能单元102的布局、电路的布局或包括功能单元102的芯片的布局中确定。
转移到操作520，沿着所确定的边界的第一部分布置第一多个第一类型伪单元。例如，沿着边界302的水平部分布置第一多个DFBC1 202。第一多个DFBC1 202布置在边界302内部的距离边界302的预定距离处。第一多个DFBC1 202彼此邻接布置，并形成在第一方向上延伸的链，该链覆盖边界302的在水平方向上延伸的部分。每个第一多个DFBC1 202均包括第一预定义尺寸。例如，第一预定义尺寸可以具有预定高度(Y)尺寸和长度(X)尺寸。第一多个第一类型单元布置在距离边界302的包括DRC值的值的一半(即，Y/2)的距离处。
进入操作530，沿着所确定的边界的第二部分布置第二多个第二类型伪单元。例如，沿着边界302的垂直部分布置第二多个DFBC2 204。第二多个DFBC2 204布置在边界302内部的距离边界302的预定距离处。第二多个DFBC2 204彼此邻接布置，并且形成在第二方向上延伸并覆盖边界302的在垂直方向上延伸的部分的链。每个第二多个DFBC2 204包括第二预定义尺寸。第二预定义尺寸与第一预定义尺寸不同。例如，第二预定义尺寸可以具有预定高度(2Y)尺寸和长度(X)尺寸。第二多个DFBC2 204布置在距离边界302的包括DRC值的值的一半(即，2Y/2)的距离处。
移动到操作540，沿着边界的剩余部分布置第三多个第一类型伪单元。例如，沿着未由第一多个DFBC1 202和第二多个DFBC2 204覆盖的边界302在间隙308A、308B和308C中布置另外的DFBC1 202。尽管方法500描述了在第一方向和第二方向上布置伪单元，但是伪单元可以布置在第三方向或第四方向上，这对于本领域常规技术人员是显而易见的。因此，伪单元可以布置在任何方向上，这取决于边界的形状，以形成围绕功能单元102的环。
因此，伪边界单元104的使用提供了沿着功能单元102的轮廓具有重复DFBC结构的可预测布局环境。在一些实施方式中，DFBC环结构能够直接邻接在任何类型的功能单元之间，并且DFBC可以适合多种形状的功能单元。如前所述，在不同功能单元间共享DFBC可以减少芯片面积。
由DFBC结构提供的可预测环境有助于满足集成工艺流程的要求(空的空间、最小的空间、禁止的区域等)。功能块之间的空隙的均匀性得到提高，并且允许用于邻近功能块的DFBC的共享或重叠可以提供更多有效的空间利用。之后，可以将这些“普遍的”或者标准的DFBC定位为环绕各个功能单元边界形状。提供这样的伪边界单元可以简化集成工艺，在满足各个设计和空间规则时，允许功能单元合并。
图6是示出根据本发明的一些实施例的处理系统600的实例的框图。根据本文讨论的各个工艺，处理系统600可以用于实施EDA系统。处理系统600包括处理单元610，诸如台式电脑、工作站、笔记本电脑、为特定应用定制的专用单元、智能手机或平板电脑等。处理系统600可以配备有显示器614和一个或多个输入/输出器件612，诸如鼠标、键盘、触摸屏、打印机等。处理单元610也包括连接到总线630的中央处理单元(CPU)620、存储器622、大容量存储器件624、视频适配器626、以及I/O接口628。
总线630可以是一个或多个任何类型的若干总线结构，包括存储总线或存储控制器、外围总线、或视频总线。CPU620可以包含任何类型的电子数据处理器，并且存储器622可以包括任何类型的系统存储器，诸如静态随机存取存储器(SRAM)、动态随机存取存储器(DRAM)、或只读存储器(ROM)。
大容量存储器件624可以包括任何类型的存储器件，该存储器件被配置为存储数据、程序和其他信息，并且使数据、程序和其他信息可通过总线630存取。大容量存储器件624可以包括，例如，一个或多个硬盘驱动器、磁盘驱动器、光盘驱动器、闪速存储器等。
本文使用的术语计算机可读介质可以包括计算机存储介质，诸如上面提到的系统存储器和存储器件。计算机存储介质可以包括在用于信息存储的任何方法或技术中实施的易失的和非易失的、移动的和不可移动的介质，该信息诸如计算机可读指令、数据结构、或程序模块。存储器622和大容量存储器件624是计算机存储介质实例(例如，存储装置)。大容量存储器件624可以进一步存储标准单元库。
计算机存储介质可以包括RAM、ROM、电可擦只读存储器(EEPROM)、闪速存储器或其他存储技术、CD-ROM、数字通用光盘或其他光存储装置、磁带盒、磁带、磁盘存储或其他磁存储器件，或可用于存储信息并且可以由处理器件600存取的任何其他制品。任何这种计算机存储介质可以是处理器件600的一部分。计算机存储介质不包括载波或者其他传播或调制的数据信号。
通信介质可以体现为调制数据信号中的计算机可读指令、数据结构、程序模块或其他数据，诸如载波或其他传输机制，并且包括任何信息传递介质。术语“调制数据信号”可以描述具有一个或多个特征集的信号，或者通过在信号中编码信息的这种方式而改变的信号。举例来说，并非限制，通信介质可以包括有线介质，诸如有线网络或直接有线连接；以及无线介质，诸如声音、射频(RF)、红外其他无线介质。
视频适配器626和I/O接口628提供将外部输入和输出器件连接到处理单元610的接口。如图6所示，输入和输出器件的实例包括连接到视频适配器626的显示器614，以及连接到I/O接口628的I/O器件612，诸如鼠标、键盘、打印机等。其他器件也可以连接到处理单元610，并且可以使用额外的或更少的接口卡。例如，可以使用串行接口卡(未示出)为打印机提供串行接口。处理单元610也可以包括网络接口640，其可以是至局域网(LAN)或广域网(WAN)616的有线连接和/或无线连接。
处理系统600的实施例可以包括其他组件。例如，处理系统600可以包括电源、电缆、主板、可移动储存介质、外壳等。尽管没有示出，但是这些其他组件也被视为处理系统600的一部分。
在一些实例中，由CPU620执行软件编码，来分析用户设计以创建物理集成电路布局。软件编码可以经由总线630从存储器622、大容量存储器件624等通过CPU 620访问，或通过网络接口640远程访问。此外，在一些实例中，根据由软件编码实施的不同方法和工艺，物理集成电路布局基于功能集成电路设计而创建，该功能集成电路设计通过I/O接口628接收和/或存储在存储器622或624中。
根据示例性实施例，方法包括：确定电路的第一功能单元的边界；沿着所确定的边界的第一部分布置第一多个第一类型伪单元，其中，第一部分在第一方向上延伸，并且其中，每个第一类型伪单元包括第一预定义尺寸；并且沿着所确定的边界的第二部分布置第二多个第二类型伪单元，其中，第二部分在第二方向上延伸，其中，每个第二类型伪单元包括第二预定义尺寸，并且其中，第二预定义尺寸与第一预定义尺寸不同。
在该方法中，沿着所述确定的边界的所述第一部分布置所述第一类型伪单元包括将所述第一类型伪单元布置在所述确定的边界的内部的预定距离处。在该方法中，第一类型伪单元基于第一标准伪友好边界单元，并且第二类型伪单元基于第二标准伪友好边界单元。在该方法中，所述第一类型伪单元和所述第二类型伪单元分别通过增加所述第一标准伪友好边界单元和所述第二标准伪友好边界单元的高度来进行垂直扩展。在该方法中，该方法还包括，沿着所述边界的剩余部分布置第三多个第一类型伪单元。在该方法中，沿着所述边界的剩余部分布置所述第三多个第一类型伪单元包括，沿着未由所述第一多个第一类型伪单元和所述第二多个所述第二类型伪单元覆盖的所述边界在间隙中布置所述第三多个第一类型伪单元。在该方法中，所述第二方向与所述第一方向正交。在该方法中，该方法还包括：确定所述电路的第二功能单元的另一边界，所述第二功能单元邻接所述第一功能单元；以及沿着所述第二功能单元的所述另一边界的第一部分布置第三多个第一类型伪单元，其中，所述第一类型伪单元的至少部分在所述第一多个第一类型伪单元和所述第三多个第一类型伪单元中共用。在该方法中，该方法还包括：确定所述电路的第二功能单元的另一边界，所述第二功能单元邻接所述第一功能单元；以及沿着所述第二功能单元的所述另一边界的第二部分布置第四多个第二类型伪单元，其中，所述第二类型伪单元的至少部分在所述第二多个第二类型伪单元和所述第四多个第二类型伪单元中共用。
在示例性实施例中，第一类型伪单元和第二类型伪单元不包含功能电路。第一类型伪单元基于第一标准伪友好边界单元，并且第二类型伪单元基于第二标准伪友好边界单元。第一类型伪单元和第二类型伪单元分别通过增加第一标准伪友好边界单元和第二标准伪友好边界单元的高度进行垂直扩展。
根据实施例，方法还包括，沿着边界的剩余部分布置第三多个第一类型伪单元。在边界的剩余部分中布置第三多个第一类型伪单元包括，沿着未由第一多个第一类型伪单元和第二多个第二类型伪单元覆盖的边界，在间隙中布置第三多个第一类型伪单元。第二方向与第一方向正交。
在示例性实施例中，方法还包括：确定电路的第二功能单元的另一边界，第二功能单元与第一单元邻接；并且沿着第二功能单元的另一边界的第一部分布置第三多个第一类型伪单元，其中，至少部分第一类型伪单元在第一多个第一类型伪单元和第三多个第一类型伪单元中共用。
根据示例性实施例，方法还包括：确定电路的第二功能单元的另一边界，第二功能单元与第一单元邻接；并且沿着第二功能单元的另一边界的第二部分布置第四多个第二类型伪单元，其中，至少部分第二类型伪单元在第二多个第二类型伪单元和第四多个第二类型伪单元中共用。
在示例性实施例中，电路包括：第一功能单元；沿着围绕第一功能单元的边界的在第一方向上延伸的部分布置的第一多个伪单元，第一多个伪单元彼此邻接布置；沿着围绕第一功能单元的边界的在第二方向上延伸的第二部分布置第二多个伪单元，第二多个伪单元彼此邻接布置；以及沿着边界的一个或多个剩余部分布置的一个或多个伪单元，从而形成围绕第一功能单元的伪单元环。
在该电路中，所述伪单元环布置在距离所述边界的包括设计规则检查值的值的一半的距离处。在该电路中，所述边界是布局布线边界。在该电路中，所述第一多个伪单元包括具有第一预定义尺寸的第一类型伪单元，并且其中，所述第二多个伪单元包括具有第二预定义尺寸的第二类型伪单元，并且其中，所述第二预定义尺寸与所述第一预定义尺寸不同。在该电路中，每个所述第二类型伪单元的高度是每个所述第一类型伪单元的高度的两倍。在该电路中，所述伪单元的至少部分与所述集成电路的第二单元的边界共享。在该电路中，所述伪单元通过增加所述伪单元的高度进行垂直扩展。
根据示例性实施例，装置包括：存储器件；以及连接到存储器件的处理器，其中，处理器操作为：确定围绕电路的第一单元的第一边界；在第一边界的第一方向上的第一部分中布置第一多个第一类型伪单元，其中，每个第一类型伪单元包括第一预定义尺寸；在第一边界的第二方向上的第二部分中布置第二多个第二类型伪单元，其中，每个第二类型伪单元包括第二预定义尺寸，其中，第二预定义尺寸与第一预定义尺寸不同，并且其中，第二方向与第一方向不同；并且在第一边界的剩余部分中布置第三多个第一类型伪单元。
在该装置中，所述处理器还操作为：确定围绕所述电路的第二单元的第二边界，其中，所述第一边界和所述第二边界共享共用部分；以及沿着共享所述共用部分的所述第二边界布置多个所述第一类型伪单元和所述第二类型伪单元。在该装置中，所述第一类型伪单元和所述第二类型伪单元布置在所述第一边界的内部的距离所述第一边界的预定距离处。在该装置中，每个所述第二类型伪单元的高度是所述第一类型伪单元的高度的两倍。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成边界单元的方法，包括：
确定第一功能单元的边界；
沿着确定的边界的第一部分布置第一多个第一类型伪单元，其中，所述第一部分在第一方向上延伸，并且其中，每个第一类型伪单元包括第一预定义尺寸；以及
沿着所述确定的边界的第二部分布置第二多个第二类型伪单元，所述边界的所述第二部分在第二方向上延伸，其中，每个第二类型伪单元包括第二预定义尺寸，并且其中，所述第二预定义尺寸与所述第一预定义尺寸不同。
2.根据权利要求1所述的方法，其中，沿着所述确定的边界的所述第一部分布置所述第一类型伪单元包括将所述第一类型伪单元布置在所述确定的边界的内部的预定距离处。
3.根据权利要求1所述的方法，其中，第一类型伪单元基于第一标准伪友好边界单元，并且第二类型伪单元基于第二标准伪友好边界单元。
4.根据权利要求3所述的方法，其中，所述第一类型伪单元和所述第二类型伪单元分别通过增加所述第一标准伪友好边界单元和所述第二标准伪友好边界单元的高度来进行垂直扩展。
5.根据权利要求1所述的方法，还包括，沿着所述边界的剩余部分布置第三多个第一类型伪单元。
6.根据权利要求5所述的方法，其中，沿着所述边界的剩余部分布置所述第三多个第一类型伪单元包括，沿着未由所述第一多个第一类型伪单元和所述第二多个所述第二类型伪单元覆盖的所述边界在间隙中布置所述第三多个第一类型伪单元。
7.根据权利要求1所述的方法，其中，所述第二方向与所述第一方向正交。
8.根据权利要求1所述的方法，还包括：
确定所述电路的第二功能单元的另一边界，所述第二功能单元邻接所述第一功能单元；以及
沿着所述第二功能单元的所述另一边界的第一部分布置第三多个第一类型伪单元，其中，所述第一类型伪单元的至少部分在所述第一多个第一类型伪单元和所述第三多个第一类型伪单元中共用。
9.一种集成电路，包括：
第一功能单元；
第一多个伪单元，沿着围绕所述第一功能单元的边界的在第一方向上延伸的部分布置，所述第一多个伪单元彼此邻接布置；
第二多个伪单元，沿着围绕所述第一功能单元的所述边界的在第二方向上延伸的第二部分布置，所述第二多个伪单元彼此邻接布置；以及
一个或多个伪单元，沿着所述边界的一个或多个剩余部分布置，从而形成围绕所述第一功能单元的伪单元环。
10.一种集成电路装置，包括：
存储器件；以及
处理器，连接到所述存储器件，其中，所述处理器操作为：
确定围绕电路的第一单元的第一边界；
沿着所述第一边界的第一方向上的第一部分布置第一多个第一类型伪单元，其中，每个所述第一类型伪单元包括第一预定义尺寸；
沿着所述第一边界的第二方向上的第二部分布置第二多个第二类型伪单元，其中，每个所述第二类型伪单元包括第二预定义尺寸，其中，所述第二预定义尺寸与所述第一预定义尺寸不同，并且其中，所述第二方向与所述第一方向不同；以及
沿着所述第一边界的剩余部分布置第三多个第一类型伪单元。
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