CN111937156A - 半导体装置和其制造方法 - Google Patents

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Abstract

本公开的一些实施例提供一种半导体装置。所述半导体装置包括：衬底；第一氮化物半导体层，其处于所述衬底上；第二氮化物半导体层，其处于所述第一氮化物半导体层上并且具有大于所述第一氮化物半导体层的带隙的带隙；III‑V族介电层，其安置于所述第二氮化物半导体层上；栅电极，其安置于所述第二氮化物半导体层上；和第一钝化层，其安置于所述III‑V族介电层上，其中所述III‑V族介电层通过所述第一钝化层与所述栅电极间隔开。

Description

半导体装置和其制造方法
技术领域
本公开涉及半导体装置，且特定来说，涉及包含高电子迁移率晶体管(HEMT)的半导体装置。
背景技术
包含直接带隙的半导体组件，例如包含III-V族材料或III-V族化合物的半导体组件可由于其特性而在各种条件或环境(例如，不同电压或频率)下操作或工作。
前述半导体组件可包含HEMT、异质结双极晶体管(HBT)、异质结场效应晶体管(HFET)，或调制掺杂场效应晶体管(MODFET)。
发明内容
本公开的一些实施例提供一种半导体装置。所述半导体装置包括：衬底；第一氮化物半导体层，其处于所述衬底上；第二氮化物半导体层，其处于所述第一氮化物半导体层上并且具有大于所述第一氮化物半导体层的带隙的带隙；III-V族介电层，其安置于所述第二氮化物半导体层上；栅电极，其安置于所述第二氮化物半导体层上；和第一钝化层，其安置于所述III-V族介电层上，其中所述III-V族介电层通过所述第一钝化层与所述栅电极间隔开。
本公开的一些实施例提供一种半导体装置。所述半导体装置包括：衬底；第一氮化物半导体层，其处于所述衬底上；第二氮化物半导体层，其处于所述第一氮化物半导体层上并且具有大于所述第一氮化物半导体层的带隙的带隙；栅电极，其具有具第一长度并且与所述第二氮化物半导体层直接接触的第一部分，以及具不同于所述第一长度的第二长度并且处于所述第一部分上的第二部分；和钝化层，其安置于所述第二氮化物半导体层上，其中所述第一长度和所述第二长度是沿沟道长度方向测量，且其中所述钝化层具有与所述第二氮化物半导体层、所述栅电极的所述第一部分和所述栅电极的所述第二部分直接接触的侧壁。
本公开的一些实施例提供一种用于制造半导体装置的方法。所述方法包括：提供衬底；在所述衬底上形成第一氮化物半导体层；在所述第一氮化物半导体层上形成具有大于所述第一氮化物半导体层的带隙的带隙的第二氮化物半导体层；在所述第二氮化物半导体层上形成III-V族介电层；在所述III-V族介电层上和所述第二氮化物半导体层上形成第一钝化层；和在移除所述第一钝化层的一部分之后，在所述第二氮化物半导体层上形成栅电极，其中所述III-V族介电层通过所述第一钝化层与所述栅电极间隔开。
附图说明
根据参考附图进行的以下详细描述，本公开的各方面将变得更可理解。应注意，各个特征可以不按比例绘制。实际上，为了论述清楚起见，可任意地增大或减小各种特征的尺寸。
图1A是根据本公开的一些实施例的半导体装置的侧视图；
图1B是根据本公开的一些实施例的半导体装置的放大侧视图；
图1C是根据本公开的一些实施例的半导体装置的放大侧视图；
图2A、图2B、图2C、图2D、图2E和图2F示出根据本公开的一些实施例的用于制造半导体装置的数个操作；
图3是根据本公开的一些实施例的半导体装置的侧视图；
图4是根据本公开的一些实施例的半导体装置的侧视图；和
图5是根据本公开的一些其它实施例的半导体装置结构的侧视图。
具体实施方式
以下公开内容提供用于实施所提供的标的物的不同特征的许多不同实施例或实例。下文描述组件和布置的特定实例。当然，这些描述仅仅是实例且并不意图为限制性的。在本公开中，在以下描述中，第一特征形成于第二特征上或上方的描述可包含第一特征和第二特征形成为直接接触的实施例，并且可另外包含附加特征可形成于第一特征和第二特征之间以使第一特征和第二特征不能够直接接触的实施例。另外，在本公开中，可在实例中重复附图标记和/或字母。此重复是出于简化和清晰的目的，且并不指示所描述的各种实施例和/或配置之间的关系。
在下文详细描述本公开的实施例。然而，应理解，本公开所提供的多个可适用概念可实施于多个特定环境中。所描述的具体实施例仅仅是说明性的且并不限制本公开的范围。
例如III-V族化合物等直接带隙材料可包含但不限于例如砷化镓(GaAs)、磷化铟(InP)、氮化镓(GaN)、砷化铟镓(InGaAs)、砷化铝镓(InAlAs)等。
图1A是根据本公开的一些实施例的半导体装置1的侧视图。
如图1A中所展示，半导体装置1可包含衬底10、缓冲层11、半导体层12、半导体层13、III-V族介电层14、钝化层15、钝化层16、导电结构171、导电结构172和导电结构18。在图1B中进一步说明虚线矩形A内的结构。在图1C中进一步说明虚线矩形B内的结构。
衬底10可包含例如但不限于硅(Si)、经掺杂硅(经掺杂Si)、碳化硅(SiC)、硅化锗(SiGe)、砷化镓(GaAs)或另一半导体材料。在一些实施例中，衬底10可包含本征半导体材料。在一些实施例中，衬底10可包含p型半导体材料。在一些实施例中，衬底10可包含掺杂有硼(B)的硅层。在一些实施例中，衬底10可包含掺杂有镓(Ga)的硅层。在一些实施例中，衬底10可包含n型半导体材料。在一些实施例中，衬底10可包含掺杂有砷(As)的硅层。在一些实施例中，衬底10可包含掺杂有磷(P)的硅层。
缓冲层11可安置于衬底10上。在一些实施例中，缓冲层11可包含氮化物。在一些实施例中，缓冲层11可包含例如但不限于氮化铝(AlN)。在一些实施例中，缓冲层11可包含例如但不限于氮化铝镓(AlGaN)。缓冲层11可包含多层结构。缓冲层11可包含具有两种或更多种材料的周期性结构的超晶格层。缓冲层11可包含单层结构。
半导体层12可安置于缓冲层11上。半导体层12可包含III-V族材料。半导体层12可为氮化物半导体层。半导体层12可包含但不限于III族氮化物。半导体层12可包含例如但不限于GaN。半导体层12可包含例如但不限于AlN。半导体层12可包含例如但不限于InN。半导体层12可包含例如但不限于化合物InxAlyGa1-x-yN，其中x+y≤1。半导体层12可包含例如但不限于化合物AlyGa(1-y)N，其中y≤1。
半导体层13可安置于半导体层12上。半导体层13可包含III-V族材料。半导体层13可为氮化物半导体层。半导体层13可包含例如但不限于III族氮化物。半导体层13可包含例如但不限于化合物AlyGa(1-y)N，其中y≤1。半导体层13可包含例如但不限于GaN。半导体层13可包含例如但不限于AlN。半导体层13可包含例如但不限于InN。半导体层13可包含例如但不限于化合物InxAlyGa1-x-yN，其中x+y≤1。
异质结可形成于半导体层13与半导体层12之间。半导体层13可具有大于半导体层12的带隙的带隙。举例来说，半导体层13可包含可具有约4eV的带隙的AlGaN，且半导体层12可包含可具有约3.4eV的带隙的GaN。
在半导体装置1中，半导体层12可用作沟道层。在半导体装置1中，半导体层12可用作安置于缓冲层11上的沟道层。在半导体装置1中，半导体层13可用作屏障层。在半导体装置1中，半导体层13可用作安置于半导体层12上的屏障层。
在半导体装置1中，因为半导体层12的带隙小于半导体层13的带隙，所以二维电子气体(2DEG)可形成于半导体层12中。在半导体装置1中，因为半导体层12的带隙小于半导体层13的带隙，所以2DEG可形成于半导体层12中且2DEG靠近半导体层13和半导体层12的界面。在半导体装置1中，因为半导体层13的带隙大于半导体层12的带隙，所以2DEG可形成于半导体层12中。在半导体装置1中，因为半导体层13的带隙大于半导体层12的带隙，所以2DEG可形成于半导体层12中且2DEG靠近半导体层13和半导体层12的界面。
III-V族介电层14可安置于半导体层13上。III-V族介电层14可与半导体层13直接接触。III-V族介电层14可将导电结构18与导电结构171隔开。III-V族介电层14可将导电结构18与导电结构172隔开。III-V族介电层14可包含氮化物。III-V族介电层14可包含例如但不限于AlN。III-V族介电层14可包含例如但不限于氮化硼(BN)。III-V族介电层14可将导电结构18电隔离。III-V族介电层14可将导电结构171电隔离。III-V族介电层14可将导电结构172电隔离。III-V族介电层14可具有介于大约1nm和大约10nm之间的厚度。III-V族介电层14可具有介于大约3nm和大约8nm之间的厚度。III-V族介电层14可具有约5nm的厚度。
钝化层15可安置于半导体层13上。钝化层15可在半导体层13上延伸。钝化层15可安置于III-V族介电层14上。钝化层15可覆盖III-V族介电层14。钝化层15可沿着III-V族介电层14延伸。钝化层15可与III-V族介电层14直接接触。钝化层15可将导电结构18与导电结构171隔开。钝化层15可将导电结构18与导电结构172隔开。钝化层15可包含介电材料。钝化层15可包含非III-V族介电材料。钝化层15可包含氮化物。钝化层15可包含例如但不限于氮化硅(Si3N4)。钝化层15可包含氧化物。钝化层15可包含例如但不限于氧化硅(SiO2)。钝化层15可将导电结构18电隔离。钝化层15可将导电结构171电隔离。钝化层15可将导电结构172电隔离。钝化层15可具有介于大约10nm和大约100nm之间的厚度。钝化层15可具有介于大约30nm和大约70nm之间的厚度。钝化层15可具有约50nm的厚度。
钝化层16可安置于半导体层13上。钝化层16可在半导体层13上延伸。钝化层16可安置于III-V族介电层14上。钝化层16可覆盖III-V族介电层14。钝化层16可覆盖III-V族介电层14的侧壁。钝化层16可所述III-V族介电层14延伸。钝化层16可环绕III-V族介电层14。钝化层16可与III-V族介电层14直接接触。钝化层16可与III-V族介电层14的侧壁直接接触。钝化层16可安置于钝化层15上。钝化层16可覆盖钝化层15。钝化层16可覆盖钝化层15的侧壁。钝化层16可沿着钝化层15延伸。钝化层16可环绕钝化层15。钝化层16可与钝化层15直接接触。钝化层16可与钝化层15的侧壁直接接触。钝化层16可与导电结构18直接接触。钝化层16可将导电结构18与导电结构171隔开。钝化层16可将导电结构18与导电结构172隔开。钝化层16可将导电结构18与III-V族介电层14隔开。钝化层16可将导电结构18与钝化层15隔开。钝化层16可包含介电材料。钝化层16可包含非III-V族介电材料。钝化层16可包含氮化物。钝化层16可包含例如但不限于Si3N4。钝化层16可包含氧化物。钝化层16可包含例如但不限于SiO2。钝化层16可将导电结构18电隔离。钝化层16可将导电结构171电隔离。钝化层16可将导电结构172电隔离。钝化层16可具有介于大约1nm和大约100nm之间的厚度。钝化层16可具有介于大约30nm和大约70nm之间的厚度。钝化层16可具有约50nm的厚度。
钝化层16可另外包含部分16a。部分16a可安置于半导体层13上。部分16a可与半导体层13直接接触。部分16a可与III-V族介电层14直接接触。部分16a可具有与III-V族介电层14直接接触的侧壁。部分16a可与钝化层15直接接触。部分16a可具有与钝化层15直接接触的侧壁。部分16a可与导电结构18直接接触。部分16a可具有与导电结构18直接接触的侧壁。部分16a可将导电结构18与III-V族介电层14隔开。部分16a可处于导电结构18和III-V族介电层14之间。部分16a可将导电结构18与钝化层15隔开。部分16a可介于导电结构18和钝化层15之间。
钝化层16可具有不同于III-V族介电层14的材料的材料。钝化层16可具有不同于钝化层15的材料的材料。钝化层16可具有与钝化层15的材料相同的材料。由于钝化层16和钝化层15具有相同材料，因此钝化层16和钝化层15可被视为一个单层。举例来说，III-V族介电层14可包含AlN，钝化层15可包含SiO2且钝化层16可包含Si3N4。举例来说，III-V族介电层14可包含AlN，钝化层15可包含Si3N4且钝化层16可包含Si3N4。举例来说，III-V族介电层14可包含AlN，钝化层15可包含SiO2且钝化层16可包含SiO2。举例来说，III-V族介电层14可包含BN，钝化层15可包含SiO2且钝化层16可包含Si3N4。举例来说，III-V族介电层14可包含BN，钝化层15可包含Si3N4且钝化层16可包含Si3N4。举例来说，III-V族介电层14可包含BN，钝化层15可包含SiO2且钝化层16可包含SiO2。
导电结构171可安置于半导体层13上。导电结构171可接触半导体层13。导电结构171可电连接到半导体层12。导电结构171可通过半导体层13电连接到半导体层12。导电结构171可被III-V族介电层14环绕。导电结构171可被钝化层15环绕。导电结构171可被钝化层16环绕。导电结构171可包含导电材料。导电结构171可包含金属。导电结构171可包含例如但不限于Al。导电结构171可包含例如但不限于Ti。导电结构171可包含金属化合物。导电结构171可包含例如但不限于氮化钛(TiN)。
导电结构172可安置于半导体层13上。导电结构172可接触半导体层13。导电结构172可电连接到半导体层12。导电结构172可通过半导体层13电连接到半导体层12。导电结构172可被III-V族介电层14环绕。导电结构172可被钝化层15环绕。导电结构172可被钝化层16环绕。导电结构172可包含导电材料。导电结构172可包含金属。导电结构172可包含例如但不限于Al。导电结构172可包含例如但不限于Ti。导电结构172可包含金属化合物。导电结构172可包含例如但不限于AlN。导电结构172可包含例如但不限于TiN。
在半导体装置1中，导电结构171可用作例如但不限于源电极。在半导体装置1中，导电结构171可用作例如但不限于漏电极。
在半导体装置1中，导电结构172可用作例如但不限于漏电极。在半导体装置1中，导电结构172可用作例如但不限于源电极。
导电结构18可安置于半导体层13上。导电结构18可与半导体层13直接接触。导电结构18可被钝化层16环绕。导电结构18可与III-V族介电层14间隔开。导电结构18可通过钝化层16与III-V族介电层14间隔开。导电结构18可包含金属。导电结构18可包含例如但不限于金(Au)、铂(Pt)、钛(Ti)、钯(Pd)、镍(Ni)或钨(W)。导电结构18可包含金属化合物。导电结构18可包含例如但不限于TiN。
在半导体装置1中，导电结构18可用作栅电极。在半导体装置1中，导电结构18可被配置成控制半导体层12中的2DEG。在半导体装置1中，电压可施加到导电结构18以控制半导体层12中的2DEG。在半导体装置1中，电压可施加到导电结构18以控制半导体层12中和导电结构18下方的2DEG。在半导体装置1中，电压可施加到导电结构18以控制导电结构171和导电结构172之间的连接或断开连接。
应注意，导电结构171可用作半导体装置1的源电极，导电结构172可用作半导体装置1的漏电极且导电结构18可用作半导体装置1的栅电极。虽然可用作源电极的导电结构171和可用作漏电极的导电结构172分别安置于可用作图1A中的栅电极的导电结构18的两侧上，但在本公开的其它实施例中，可根据设计要求以不同方式安置导电结构171、导电结构172和导电结构18。
还参考图1A，半导体装置1可包含复合层19。复合层19可包含III-V族介电层14和钝化层15。复合层19可包含III-V族介电层14和钝化层16。复合层19可包含III-V族介电层14、钝化层15和钝化层16。复合层19可以被称作混合层。复合层19可以被称作集成层。复合层19可以被称作组合层。复合层19可将导电结构18电隔离。复合层19可将导电结构171电隔离。复合层19可将导电结构172电隔离。在复合层19中，III-V族介电层14可通过钝化层16封端。在复合层19中，III-V族介电层14可被钝化层16包封。在复合层19中，当钝化层15和钝化层16包含相同材料时，钝化层15和钝化层16可被视为可覆盖III-V族介电层14的一个单层。
应注意，III-V族介电层14可改进半导体层13的表面。应注意，III-V族介电层14可减少半导体层13的缺陷。应注意，III-V族介电层14可减小半导体层13的表面态密度。应注意，与钝化层15相比，III-V族介电层14可具有较高极化率。应注意，与钝化层16相比，III-V族介电层14可具有较高极化率。应注意，与钝化层15相比，III-V族介电层14可具有更佳性质以减少半导体层13的缺陷。应注意，与钝化层16相比，III-V族介电层14可具有更佳性质以减少半导体层13的缺陷。应注意，归因于III-V族介电层14的应用，半导体层13的表面态密度可在大约1010cm-2和大约1012cm-2之间的范围内。应注意，归因于III-V族介电层14的应用，半导体层13的表面态密度可在大约1010cm-2和大约1011cm-2之间的范围内。应注意，如果III-V族介电层14包含AlN而非Si3N4或SiO2，那么半导体层13的表面态密度可从1012cm-2减小到大约1010cm-2和大约1012cm-2之间的范围。应注意，如果III-V族介电层14包含BN而非Si3N4或SiO2，那么半导体层13的表面态密度可从1012cm-2减小到大约1010cm-2和大约1012cm-2之间的范围。
应注意，当III-V族介电层14与半导体层13相邻时，半导体层13的导电带可变化。应注意，当III-V族介电层14与半导体层13相邻时，半导体层13的导电带可下降。应注意，在III-V族介电层14与用作栅电极的导电结构18相邻的情况下，可观察到栅极泄漏电流。应注意，在III-V族介电层14与用作栅电极的导电结构18和半导体层13相邻的情况下，可观察到栅极泄漏电流。应注意，当III-V族介电层14与半导体层13直接接触时，半导体层13的导电带可变化。应注意，当III-V族介电层14与半导体层13直接接触时，半导体层13的导电带可下降。应注意，在III-V族介电层14与用作栅电极的导电结构18直接接触的情况下，可观察到栅极泄漏电流。应注意，在III-V族介电层14与用作栅电极的导电结构18和半导体层13直接接触的情况下，可观察到栅极泄漏电流。应注意，在用作栅电极的导电结构18与III-V族介电层14间隔开的情况下，可防止或减小栅极泄漏电流。应注意，在用作栅电极的导电结构18通过钝化层16与III-V族介电层14间隔开的情况下，可防止或减小栅极泄漏电流。应注意，在用作栅电极并且与半导体层13直接接触的导电结构18通过钝化层16与III-V族介电层14间隔开的情况下，可防止或减小栅极泄漏电流。应注意，在用作栅电极并且与半导体层13直接接触的导电结构18通过钝化层16与直接接触半导体层13的III-V族介电层14间隔开的情况下，可防止或减小栅极泄漏电流。应注意，在用作栅电极的导电结构18与III-V族介电层14隔离的情况下，可防止或减小栅极泄漏电流。应注意，在用作栅电极的导电结构18通过钝化层16与III-V族介电层14隔离的情况下，可防止或减小栅极泄漏电流。应注意，在用作栅电极并且与半导体层13直接接触的导电结构18通过钝化层16与III-V族介电层14隔离的情况下，可防止或减小栅极泄漏电流。应注意，在用作栅电极并且与半导体层13直接接触的导电结构18通过钝化层16与直接接触半导体层13的III-V族介电层14隔离的情况下，可防止或减小栅极泄漏电流。
图1B是根据本公开的一些实施例的如图1A中所示的虚线矩形A中的结构的放大侧视图。
如图1B中所示，半导体层13、III-V族介电层14、钝化层15、钝化层16和导电结构18可包含在虚线矩形A中。
导电结构18可具有部分181和部分182。导电结构18可具有阶梯状结构。部分181可安置于半导体层13上。部分181可与半导体层13直接接触。部分182可安置于半导体层13上。部分182可安置于部分181上。部分182可与部分181直接接触。部分181可具有不同于部分182的形状的形状。部分181可具有不同于部分182的轮廓的轮廓。部分181可具有不同于部分182的长度的长度。部分181可具有不同于部分182的长度的长度，其中可在沟道长度方向上测量部分181的长度和部分182的长度。部分181可具有不同于部分182的长度的长度，其中可沿从源极传送到漏极的载流子(例如电子)的方向测量部分181的长度和部分182的长度。部分181可具有不同于部分182的长度的长度，其中可沿从源极传送到漏极的载流子(例如电洞)的方向测量部分181的长度和部分182的长度。部分181可具有小于部分182的长度的长度。部分181可具有不大于部分182的长度的长度。
钝化层16可具有部分16a。部分16a可与导电结构18直接接触。部分16a可具有与导电结构18直接接触的侧壁。部分16a可与部分181直接接触。部分16a可具有与部分181直接接触的侧壁。部分16a可与部分182直接接触。部分16a可具有与部分182直接接触的侧壁。部分16a可具有处于导电结构18和III-V族介电层14之间的长度L1。部分16a可具有处于部分181和III-V族介电层14之间的长度L1。部分16a可具有处于导电结构18和III-V族介电层14之间的长度L2。部分16a可具有处于部分182和III-V族介电层14之间的长度L2。部分16a可具有处于导电结构18和钝化层15之间的长度L2。部分16a可具有处于部分182和钝化层15之间的长度L2。
长度L1可不同于长度L2。长度L1可长于长度L2。长度L1可与长度L2相同。可沿沟道长度方向测量长度L1和长度L2。可沿从源极传送所述漏极的载流子(例如电子)的方向测量长度L1和长度L2。可沿从源极传送到漏极的载流子(例如电洞)的方向测量长度L1和长度L2。长度L1可在介于大约10nm和大约500nm之间的范围内。长度L1可优选地在介于大约100nm和大约500nm之间的范围内。长度L1可优选地在介于大约200nm和大约500nm之间的范围内。长度L1可优选地在介于大约300nm和大约500nm之间的范围内。长度L2可在介于大约1nm和大约100nm之间的范围内。长度L1可优选地在介于大约10nm和大约90nm之间的范围内。长度L1可优选地在介于大约30nm和大约70nm之间的范围内。长度L1可优选地在介于大约40nm和大约60nm之间的范围内。
经考量，长度L1长到足以阻止或抑止III-V族介电层14朝向导电结构18的影响。经考量，长度L1长到足以阻止或抑止III-V族介电层14朝向部分181的影响。经考量，长度L1长到足以阻止或抑止III-V族介电层14朝向与半导体层13直接接触的部分181的影响，经考量，长度L1长到当导电结构18用作栅电极时足以阻止或抑止栅极泄漏电流。经考量，长度L1长到当部分181用作栅电极时足以阻止或抑止栅极泄漏电流。
图1C是根据本公开的一些实施例的如图1A中所示的虚线矩形B中的结构的放大侧视图。
如图1C中所示，III-V族介电层14和钝化层15可包含在虚线矩形B中。氧化物层141可存在于III-V族介电层14上。
氧化物层141可安置于III-V族介电层14中。氧化物层141可与III-V族介电层14直接接触。氧化物层141可安置于III-V族介电层14和钝化层15之间。氧化物层141可安置于III-V族介电层14和钝化层16(图1C中未示出)之间。
氧化物层141可具有厚度T1。厚度T1可包含III-V族介电层14与钝化层15之间的距离。厚度T1可小于1nm。厚度T1可不大于1nm。厚度T1可为约1nm。
应注意，可归因于III-V族介电层14而产生氧化物层141。应注意，可归因于III-V族介电层14的氧化而产生氧化物层141。应注意，可从III-V族介电层14生长氧化物层141。举例来说，III-V族介电层14可包含AlN且氧化物层141可包含氮氧化铝(AlON)。经考量，氧化物层141薄到足以使得无法影响III-V族介电层14的质量。经考量，氧化物层141薄到足以使得可维持III-V族介电层14的质量。经考量，氧化物层141薄到足以使得可维持III-V族介电层14的电质量。应注意，III-V族介电层14可不含氧。应注意，III-V族介电层14中可不存在氧化物。应注意，可足III-V族介电层14和钝化层15之间不存在来源于III-V族介电层14的氧化物。应注意，可在III-V族介电层14和钝化层16(图1C中未示出)之间不存在来源于III-V族介电层14的氧化物。应注意，在III-V族介电层14中可不存在氧化物层141。应注意，在III-V族介电层14和钝化层15之间可不存在氧化物层141。应注意，在III-V族介电层14和钝化层16(图1C中未示出)之间可不存在氧化物层141。
图2A、图2B、图2C、图2D、图2E和图2F示出用于制造如图1A中所示的半导体装置1的数个操作。
参考图2A，可提供衬底10。缓冲层11可形成于衬底10上。可通过化学气相沉积(CVD)和/或另一适当的沉积步骤形成缓冲层11。缓冲层11可通过CVD和/或另一适当的沉积步骤形成于衬底10上。半导体层12可形成于缓冲层11上。可通过CVD和/或另一适当的沉积步骤形成半导体层12。半导体层12可通过CVD和/或另一适当的沉积步骤形成于缓冲层11上。半导体层13可形成于半导体层12上。可通过CVD和/或另一适当的沉积步骤形成半导体层13。半导体层13可通过CVD和/或另一适当的沉积步骤形成于半导体层12上。
应注意，半导体层13可在形成半导体层12之后形成。应注意，异质结可当半导体层13安置于半导体层12上时形成。应注意，半导体层13的带隙可大于半导体层12的带隙。应注意，归因于半导体层13所述半导体层12之间的所形成的异质结的极化现象，2DEG可形成于半导体层12中。应注意，归因于半导体层13和半导体层12之间的所形成的异质结的极化现象，2DEG可形成于半导体层12中和靠近半导体层12和半导体层13之间的界面处。
参考图2B，III-V族介电层14'可形成于半导体层13上。III-V族介电层14'可通过沉积步骤形成。III-V族介电层14'可通过CVD和/或另一适当的沉积步骤形成于半导体层13上。钝化层15'可形成于III-V族介电层14'上。钝化层15'可通过沉积步骤形成。钝化层15'可通过CVD和/或另一适当的沉积步骤形成于III-V族介电层14'上。
经考量，一旦III-V族介电层14'形成于半导体层13上，便可形成钝化层15'。经考量，可紧接在形成III-V族介电层14'之后形成钝化层15'。经考量，可紧接在形成III-V族介电层14'之后形成钝化层15'。经考量，可紧接在形成III-V族介电层14'之后形成钝化层15'，以阻止或抑止III-V族介电层14'的氧化。
参考图2C，可形成III-V族介电层14。可通过移除图2B中示出的III-V族介电层14'的一部分来形成III-V族介电层14。可通过蚀刻图2B中示出的III-V族介电层14'的一部分来形成III-V族介电层14。可形成钝化层15。可通过移除图2B中示出的钝化层15'的一部分来形成钝化层15。可通过蚀刻图2B中示出的钝化层15'的一部分来形成钝化层15。可同时形成III-V族介电层14和钝化层15。可通过移除III-V族介电层14'的一部分和图2B中示出的钝化层15'的一部分，同时形成III-V族介电层14和钝化层15。可同时形成III-V族介电层14和钝化层15以暴露半导体层13的一部分。
参考图2D，可形成钝化层16'。可通过沉积步骤形成钝化层16'。钝化层16'可通过CVD和/或另一适当的沉积步骤形成于半导体层13上。钝化层16'可通过CVD和/或另一适当的沉积步骤形成于III-V族介电层14上。钝化层16'可通过CVD和/或另一适当的沉积步骤形成于III-V族介电层14的侧壁上。钝化层16'可通过CVD和/或另一适当的沉积步骤形成于钝化层15上。钝化层16'可通过CVD和/或另一适当的沉积步骤形成于钝化层15的侧壁上。
还参考图2D，可形成导电结构171和导电结构172。可通过物理气相沉积(PVD)、原子层沉积(ALD)和/或另一适当的沉积步骤形成导电结构171。导电结构171可形成于半导体层13上。导电结构171可形成于半导体层13上并且被III-V族介电层14环绕。导电结构171可形成于半导体层13上并且被钝化层15环绕。导电结构171可形成于半导体层13上并且被钝化层16'环绕。可通过PVD、ALD和/或另一适当的沉积步骤形成导电结构172。导电结构172可形成于半导体层13上。导电结构172可形成于半导体层13上并且被III-V族介电层14环绕。导电结构172可形成于半导体层13上并且被钝化层15环绕。导电结构172可形成于半导体层13上并且被钝化层16'环绕。
参考图2E，可形成钝化层16。可通过移除图2D中示出的钝化层16'的一部分来形成钝化层16。可通过蚀刻图2D中示出的钝化层16'的一部分来形成钝化层16。钝化层16可形成为暴露半导体层13的一部分。
还参考图2E，可在移除图2D中示出的钝化层16'的一部分之后界定部分16a。部分16a可形成于半导体层13上。部分16a可形成为与半导体层13直接接触。部分16a可形成为覆盖III-V族介电层14的侧壁。部分16a可形成为与III-V族介电层14的侧壁直接接触。部分16a可形成为覆盖钝化层15的侧壁。部分16a可形成为与钝化层15的侧壁直接接触。部分16a可形成为具有沿沟道长度方向测量的至少两个不同长度。
参考图2F，可形成导电结构18。可通过PVD、ALD和/或另一适当的沉积步骤形成导电结构18。导电结构18可形成于半导体层13上。导电结构18可形成于图2E中示出的半导体层13的暴露部分上。导电结构18可形成于半导体层13上并且被钝化层16环绕。导电结构18可形成于半导体层13上并且被部分16a环绕。
图3是根据本公开的一些实施例的半导体装置3的侧视图。
图3中示出的半导体装置3类似于图1A中示出的半导体装置1，但不同之处在于图1A中示出的部分16a替换为部分16b。部分16b可具有不同于部分16a的结构的结构。
如图3中所示，半导体装置3可包含钝化层16。钝化层16可具有部分16b。部分16b可安置于半导体层13上。部分16b可与半导体层13直接接触。部分16b可与III-V族介电层14直接接触。部分16b可具有与III-V族介电层14直接接触的侧壁。部分16b可与钝化层15直接接触。部分16b可具有与钝化层15直接接触的侧壁。部分16b可与导电结构18直接接触。部分16b可具有与导电结构18直接接触的侧壁。部分16b可将导电结构18与III-V族介电层14隔开。部分16b可处于导电结构18和III-V族介电层14之间。部分16b可将导电结构18与钝化层15隔开。部分16b可处于导电结构18和钝化层15之间。部分16b可具有沿沟道长度方向测量的多个不同长度。将导电结构18与III-V族介电层14隔开的距离可在介于大约10nm和大约500nm之间的范围内。通过部分16b将导电结构18与III-V族介电层14隔开的距离可在介于大约10nm和大约500nm之间的范围内。
还参考图3，导电结构18可安置于半导体层13上。导电结构18可与半导体层13直接接触。导电结构18可与钝化层16直接接触。导电结构18可与部分16b直接接触。导电结构18可具有漏斗状结构。导电结构18可具有梯形结构。
图4是根据本公开的一些实施例的半导体装置4的侧视图。
图4中示出的半导体装置4类似于图1A中示出的半导体装置1，但不同之处在于图1A中示出的部分16a替换为部分16c。部分16c可具有不同于部分16a的结构的结构。
如图4中所示，半导体装置4可包含钝化层16。钝化层16可具有部分16c。部分16c可安置于半导体层13上。部分16c可与半导体层13直接接触。部分16c可与III-V族介电层14直接接触。部分16c可具有与III-V族介电层14直接接触的侧壁。部分16c可与钝化层15直接接触。部分16c可具有与钝化层15直接接触的侧壁。部分16c可与导电结构18直接接触。部分16c可具有与导电结构18直接接触的侧壁。部分16c可将导电结构18与III-V族介电层14隔开。部分16c可处于导电结构18和III-V族介电层14之间。部分16c可将导电结构18与钝化层15隔开。部分16c可处于导电结构18和钝化层15之间。部分16c可具有沿沟道长度方向测量的基本一致的长度。将导电结构18与III-V族介电层14隔开的距离可在介于大约10nm和大约500nm之间的范围内。通过部分16c将导电结构18与III-V族介电层14隔开的距离可在介于大约10nm和大约500nm之间的范围内。
还参考图4，导电结构18可安置于半导体层13上。导电结构18可与半导体层13直接接触。导电结构18可与钝化层16直接接触。导电结构18可与部分16c直接接触。导电结构18可具有矩形形状结构。
图5是根据本公开的一些其它实施例的半导体装置5的侧视图。
图5中示出的半导体设备5可具有类似于图1A中示出的半导体装置1的结构的结构。半导体设备5可能不具有将导电结构18与III-V族介电层14隔开的任何部分。半导体设备5可能不具有处于导电结构18和III-V族介电层14之间的任何部分。导电结构18可与III-V族介电层14直接接触。导电结构18可与III-V族介电层14和半导体层13直接接触。
应注意，如果III-V族介电层14与半导体层13和用作栅电极的导电结构18直接接触，那么例如电子的载流子可进入导电结构18。应注意，如果III-V族介电层14与半导体层13和用作栅电极的导电结构18直接接触，那么当正电压施加到导电结构18时，电子可从漏极(例如导电结构172)进入导电结构18。应注意，如果III-V族介电层14与半导体层13和用作栅电极的导电结构18直接接触，那么例如电洞的载流子可进入导电结构18。应注意，如果III-V族介电层14与半导体层13和用作栅电极的导电结构18直接接触，那么载流子可从漏极进入导电结构18。应注意，如果III-V族介电层14与半导体层13和用作栅电极的导电结构18直接接触，那么可发生栅极泄漏电流。应注意，如果III-V族介电层14与半导体层13和用作栅电极的导电结构18直接接触，那么可归因于半导体层13的导电带下降而发生栅极泄漏电流。应注意，如果III-V族介电层14与半导体层13和用作栅电极的导电结构18直接接触，那么可归因于导电结构18下方的半导体层13的导电带下降而发生栅极泄漏电流。
如本文所使用，为易于描述，例如“在……下方”、“下方”、“下部部分”、“上方”、“上部部分”、“下部部分”、“左侧”、“右侧”等空间相关术语在本文中可用于描述图中所示的一个组件或特征与另一组件或特征之间的关系。除图中所描绘的定向以外，空间相关术语预期涵盖在使用中的装置或操作的不同定向。装置可以其它方式定向(旋转90度或以其它定向)，并且本文中使用的空间有关描述符也可相应地用于说明。应当理解，当组件“连接”或“耦合”到另一组件时，所述组件可直接连接或耦合到另一组件，或者可存在中间组件。
如本文所使用，术语“大致”，“基本上”，“大体上”及“约”用于描述及考虑小的变化。当与事件或情况结合使用时，术语可指事件或情况精确发生的例子及事件或情况大致发生的例子。如在本文中相对于给定值或范围所使用，术语“约”通常意指在给定值或范围的±10％、±5％、±1％或±0.5％内。范围可在本文中指示为从一个端点到另一端点或在两个端点之间。除非另外规定，否则本公开中所公开的所有范围包含端点。术语“大体上共面”可指沿着同一平面位于几微米(μm)内，例如沿着同一平面位于10μm内、5μm内、1μm内或0.5μm内的两个表面。当提及“大体上”相同的数值或特性时，所述术语可指值的平均值的±10％、±5％、±1％或±0.5％内的值。
上文简单地描述本公开的若干实施例和细节的特征。本公开中描述的实施例可容易地用作用于设计或修改其它过程的基础，以及用于实现相同或相似目的和/或获得引入本公开的实施例中的相同或相似优点的结构。这些等效构造不脱离本公开的精神和范围并且可在不脱离本公开的精神和范围的情况下作出各种变化、替代和修改。

Claims (29)

1.一种半导体装置，其包括：
衬底；
第一氮化物半导体层，其处于所述衬底上；
第二氮化物半导体层，其处于所述第一氮化物半导体层上并且具有大于所述第一氮化物半导体层的带隙的带隙；
III-V族介电层，其安置于所述第二氮化物半导体层上；
栅电极，其安置于所述第二氮化物半导体层上；和
第一钝化层，其安置于所述III-V族介电层上，
其中所述III-V族介电层通过所述第一钝化层与所述栅电极间隔开。
2.根据权利要求1所述的半导体装置，其中所述第一钝化层沿着所述III-V族介电层延伸。
3.根据权利要求1所述的半导体装置，其中所述第一钝化层覆盖所述III-V族介电层的侧壁。
4.根据权利要求1所述的半导体装置，其中所述第一钝化层环绕所述III-V族介电层。
5.根据权利要求1所述的半导体装置，其中所述第一钝化层与所述III-V族介电层直接接触。
6.根据权利要求1所述的半导体装置，其中所述第一钝化层与所述III-V族介电层的所述侧壁直接接触。
7.根据权利要求1所述的半导体装置，其中所述第一钝化层在所述第二氮化物半导体层上延伸。
8.根据权利要求1所述的半导体装置，其中所述第一钝化层与所述栅电极直接接触。
9.根据权利要求1所述的半导体装置，其中所述第一钝化层具有处于所述III-V族介电层和所述栅电极之间的第一长度，且其中所述第一长度在介于大约100nm和大约500nm之间的范围内。
10.根据权利要求9所述的半导体装置，其中所述第一钝化层具有处于所述III-V族介电层和所述栅电极之间的第二长度，且其中所述第二长度不同于所述第一长度。
11.根据权利要求1所述的半导体装置，其中所述栅电极与所述第二氮化物半导体层直接接触。
12.根据权利要求1所述的半导体装置，其中所述栅电极包含阶梯状结构。
13.根据权利要求1所述的半导体装置，其中所述栅电极包含漏斗状结构。
14.根据权利要求1所述的半导体装置，其中所述III-V族介电层包含氮化铝AlN。
15.根据权利要求1所述的半导体装置，其中所述III-V族介电层包含氮化硼BN。
16.根据权利要求1所述的半导体装置，其中所述III-V族介电层不含氧。
17.根据权利要求1所述的半导体装置，其中所述第二氮化物半导体层的表面态密度在介于大约1010cm-2和大约1012cm-2之间的范围内。
18.根据权利要求1所述的半导体装置，其另外包括：
氧化物层，其安置于所述III-V族介电层与所述第一钝化层之间。
19.根据权利要求18所述的半导体装置，其中所述氧化物层包括氮氧化铝AlON。
20.根据权利要求18所述的半导体装置，其中所述氧化物层具有小于1nm的厚度。
21.根据权利要求1所述的半导体装置，其另外包括：
第二钝化层，其处于所述III-V族介电层和所述第一钝化层之间，
其中所述第一钝化层和所述第二钝化层包含非III-V族介电材料。
22.一种半导体装置，其包括：
衬底；
第一氮化物半导体层，其处于所述衬底上；
第二氮化物半导体层，其处于所述第一氮化物半导体层上并且具有大于所述第一氮化物半导体层的带隙的带隙；
栅电极，其具有具第一长度并且与所述第二氮化物半导体层直接接触的第一部分，以及具不同于所述第一长度的第二长度并且处于所述第一部分上的第二部分；和
钝化层，其安置于所述第二氮化物半导体层上，
其中所述第一长度和所述第二长度是沿沟道长度方向测量，且
其中所述钝化层具有与所述第二氮化物半导体层、所述栅电极的所述第一部分和所述栅电极的所述第二部分直接接触的侧壁。
23.根据权利要求22所述的半导体装置，其中所述第二长度大于所述第一长度。
24.根据权利要求22所述的半导体装置，其另外包括：
III-V族介电层，其与所述第二氮化物半导体层直接接触。
25.根据权利要求24所述的半导体装置，其中所述钝化层将所述栅电极与所述III-V族介电层隔开。
26.根据权利要求24所述的半导体装置，其中所述III-V族介电层包含氮化铝AlN。
27.一种用于制造半导体装置的方法，其包括：
提供衬底；
在所述衬底上形成第一氮化物半导体层；
在所述第一氮化物半导体层上形成具有大于所述第一氮化物半导体层的带隙的带隙的第二氮化物半导体层；
在所述第二氮化物半导体层上形成III-V族介电层；
在所述III-V族介电层上和所述第二氮化物半导体层上形成第一钝化层；和
在移除所述第一钝化层的一部分之后，在所述第二氮化物半导体层上形成栅电极，
其中所述III-V族介电层通过所述第一钝化层与所述栅电极间隔开。
28.根据权利要求27所述的方法，其另外包括：
在所述III-V族介电层上形成第二钝化层，
其中所述第二钝化层处于所述III-V族介电层和所述第一钝化层之间。
29.根据权利要求28所述的方法，其中通过移除所述III-V族介电层的一部分和所述第二钝化层的一部分，同时形成所述第二钝化层和所述III-V族介电层。
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