CN111934649A

CN111934649A - 集成电路装置及其制造方法

Info

Publication number: CN111934649A
Application number: CN202010970710.2A
Authority: CN
Inventors: 郭桂冠; 王政尧; 李维钧; 赵冬冬
Original assignee: Suzhou ASEN Semiconductors Co Ltd
Current assignee: Riyuexin Semiconductor Suzhou Co ltd
Priority date: 2020-09-16
Filing date: 2020-09-16
Publication date: 2020-11-13
Anticipated expiration: 2040-09-16
Also published as: CN111934649B

Abstract

本发明实施例涉及一种集成电路装置及其制造方法。该集成电路装置包括：载板以及至少一个集成电路结构体。每一集成电路结构体藉由一个或多个导电突出部固定于载板上，且包括：集成电路元件、上盖、一个或多个第一空腔以及一个或多个第二空腔。集成电路元件具有第一表面和第二表面，第一表面具有一个或多个第一凹部。上盖设置于第一表面上。一个或多个第一空腔中的每一者由上盖与一个或多个第一凹部界定，而一个或多个第二空腔中的每一者由第二表面、一个或多个导电突出部以及载板界定。与现有技术相比，本发明通过提供一个或多个第一空腔以及第二空腔，并对其进行密封，有效地保护了集成电路装置，显著提升了集成电路装置的性能。

Description

集成电路装置及其制造方法

技术领域

本发明实施例大体上涉及半导体技术领域，更具体地，涉及一种集成电路装置及其制造方法。

背景技术

滤波器在电子信号的处理中起着极其重要的作用，其被广泛应用于射频、微波等通讯领域。随着电子产品小型化的趋势和集成电路技术的发展，滤波器已可以集成电路技术制造。然而，近年来，随着移动通信技术的快速发展，对集成的滤波器的性能和可靠性提出了越来越高的要求。如何以集成电路技术提供一种可满足不断发展的移动通信技术要求的滤波器，是本领域技术人员目前急需解决的问题。

因此，有必要对现有的制造滤波器的集成电路技术进行改进。

发明内容

本发明实施例的目的之一在于提供一种集成电路装置，其对现有技术集成电路装置的结构设计进行了改进，提升了其性能和可靠性。

本发明一实施例提供了一种集成电路装置，其包括：载板以及至少一个集成电路结构体；至少一个集成电路结构体藉由一个或多个导电突出部固定于载板上，且至少一个集成电路结构体中的每一者包括：集成电路元件、上盖、一个或多个第一空腔以及一个或多个第二空腔；集成电路元件具有第一表面以及与第一表面相对的第二表面，第一表面具有一个或多个第一凹部；上盖设置于第一表面之上；一个或多个第一空腔中的每一者由上盖与一个或多个第一凹部界定；以及一个或多个第二空腔中的每一者由第二表面、一个或多个导电突出部以及载板共同界定。

本发明一实施例还提供了一种制造集成电路装置的方法，其包括：提供载板以及形成至少一个集成电路结构体；其中，形成至少一个集成电路结构体包括：提供集成电路元件，集成电路元件裸片具有第一表面以及与第一表面相对的第二表面，第一表面具有一个或多个第一凹部；将上盖设置于第一表面之上，从而在上盖与一个或多个第一凹部之间界定出一个或多个第一空腔；以及藉由一个或多个导电突出部将至少一个集成电路结构体固定于载板上，从而由第二表面、一个或多个导电突出部以及载板层共同界定出一个或多个第二空腔。

与现有技术相比，本发明实施例提供的集成电路装置及其制造方法，通过在集成电路装置中提供一个或多个第一空腔以及一个或多个第二空腔，并对其分别进行密封，有效地保护了集成电路装置，也显著提升了集成电路装置的性能。

附图说明

图1为根据本发明一实施例的集成电路装置的结构示意图

图2为根据本发明另一实施例的集成电路装置的结构示意图

图3为根据本发明又一实施例的集成电路装置的结构示意图

图4为根据本发明又一实施例的集成电路装置的结构示意图

图5A-5K为图1所示的集成电路装置的工艺流程图

图6A-6F为图3所示的集成电路装置的工艺流程图

具体实施方式

为更好的理解本发明的精神，以下结合本发明的部分优选实施例对其作进一步说明。

图1为根据本发明一实施例的集成电路装置的结构示意图。如图1所示，集成电路装置10包括：载板102以及集成电路结构体100。

载板102可以是传统基板或框架。在其他实施例中，载板102也可以是预包封互联系统MIS（Molded Inter-connect System）基板或框架。简洁起见，本申请附图，例如图1中，所示的载板102均为传统基板。MIS结构基板可支持单芯片或多芯片封装，然与传统基板不同，MIS结构基板包含一层或多层预包封结构；每一层都通过电镀铜来进行互连，以提供在封装过程中的电性连接。MIS结构基板具有更细的布线能力，可为超薄、高密度细节距封装提供方案，因而可以被用于开发先进的引线框封装、倒装芯片封装、模组封装及系统级封装。此外，MIS结构基板由于其先进的布线能力和可靠性，具有更优的电和热性能，在高、低功率应用上都很适用。

集成电路结构体100藉由导电突出部104a和104b固定于载板102上。如图1所示，导电突出部104a和104b为金属球，其通过焊接的方式将集成电路结构体100固定于载板102上。在本发明的其他实施例中，导电突出部104a和104b也可为其他任何形式的导电突出结构，只要其能将集成电路结构体100电连接并固定于载板102上即可。另外，导电突出部的数量依据实际需要而定，其数量可为一个或多个。在附图1中，导电突出部的数量为两个。

集成电路结构体100可称为微波声波滤波器，其包括：集成电路元件106、上盖108、第一空腔110以及第二空腔112。集成电路元件106具有第一表面114以及与第一表面114相对的第二表面116，且第一表面114具有第一凹部118。上盖108设置于第一表面114之上。上盖108与第一凹部118界定出第一空腔110。如图1所述，第一凹部118为倒梯形结构。然而，在本发明的其他实施例中，第一凹部118还可以其他结构形式，只要第一凹部118可以与上盖108界定出第一空腔110即可，在此不对第一凹部118做具体结构限定。第二表面116、导电突出部104a和104b以及载板102共同界定出第二空腔112。

本发明的上述实施例通过上盖108和集成电路元件106的第一表面114界定出第一空腔110以及由集成电路元件106的第二表面116、导电突出部104a和104b以及载板102共同界定出第二空腔112，不仅提供了具有第一空腔110和第二空腔112的集成电路装置10，同时也对该第一空腔110和第二空腔112进行了保护，显著提升了集成电路装置10的可靠性，也提升了集成电路装置10的性能。

在本发明一实施例中，上盖108可使用硅化合物、玻璃或硅等材料。其中，硅化合物可为二氧化硅或硅酸盐。

在本发明一实施例中，上盖108可包括接合层120，接合层120用于将上盖108接合到集成电路元件106的第一表面114。接合层120可使用导电胶或非导电胶材料。接合层120可使得上盖108固定于集成电路元件106的第一表面114之上，起到保护集成电路元件106的作用，也起到了进一步密封第一空腔110的作用。

在本发明一实施例中，集成电路装置10还可包括：薄膜体122。该薄膜体122设置于上盖108之上。具体的，在附图1所示的实施例中，薄膜体122覆盖了集成电路结构体100以及位于集成电路结构体100下方的导电突出部104a和104b。本发明一实施例通过设置薄膜体122，进一步对第一空腔110和第二空腔112进行了密封保护。

在本发明一实施例中，集成电路装置10还可包括：塑封体124。该塑封体124设置于薄膜体122之上。具体的，在附图1所示的实施例中，塑封体124包覆了薄膜体122，从而使得本发明一实施例的第一空腔110和第二空腔112在薄膜体122的密封保护下，又进一步的受到了塑封体124的密封保护，更进一步地提升了集成电路装置10的可靠性和性能。

在本发明一实施例中，集成电路装置10还可包括：第一叉指换能器结构（Interdigital Transducer结构）126和第二叉指换能器结构128。第一叉指换能器结构126设置于第一空腔110中，第二叉指换能器结构128设置于第二空腔中。在本发明一实施例中，第一叉指换能器结构126设置于第一凹部118的表面，而第二叉指换能器结构128设置于集成电路元件106的第二表面116。附图1所示的第一叉指换能器结构126和第二叉指换能器结构128分别设置于第一凹部118的表面和集成电路元件106的第二表面116。另外，如图1所示，第一叉指换能器结构126和第二叉指换能器结构128相对于集成电路元件106对称设置。

然而，应当理解：图1所示的叉指换能器结构仅仅是本发明的一个实施例。在其他实施例中，叉指换能器结构的数量以及位置可依据实际需要而定。叉指换能器结构的数量可为一个或多个。当叉指换能器结构为多个时，分别位于两个空腔中的叉指换能器结构可以相对于集成电路元件对称设置，也可以是非对称设置。当叉指换能器结构的数量为一个时，叉指换能器结构的位置可以设置于第一空腔110或第一空腔112中；当叉指换能器结构的数量为两个时，第一叉指换能器结构126和第二叉指换能器结构128可分别设置于第一空腔110和第二空腔112中，但第一叉指换能器结构126和第二叉指换能器结构128可以并不如图1所示的相对于集成电路元件106对称。此外，与图1所示的第一叉指换能器结构126和第二叉指换能器结构128的位置不同，在某些实施例中，第一叉指换能器结构126和第二叉指换能器结构128也可分别内埋于第一凹部118的表面中和集成电路元件106的第二表面116中。

图2为根据本发明另一实施例的集成电路装置的结构示意图。图2所示的集成电路装置20的结构基本与集成电路装置10的结构类似，主要区别仅在于：（1）图2中的集成电路元件206具有多个第一凹部，（2）多个第一凹部分别设置于集成电路元件206的第一表面214和第二表面216上，以及（3）多个叉指换能器结构分别设置于多个第一凹部中。

具体的，如图2所示，集成电路装置20包括设置于第一表面214的三个第一凹部218a、218b以及218c，以及设置于第二表面216的三个第二凹部219a、219b以及219c；第一凹部218a、218b以及218c与第二凹部219a、219b以及219c相对于集成电路元件206对称布置；三个第一叉指换能器结构226a、226b以及226c分别设置于三个第一凹部218a、218b以及218c中；三个第二叉指换能器结构228a、228b以及228c分别设置于三个第二凹部219a、219b以及219c中。

在本发明一实施例中，如图2所示，第一凹部218a、218b以及218c和第二凹部219a、219b以及219c皆为倒梯形结构。然而，在本发明的其他实施例中，它们还可以是其他结构形式，只要第一凹部218a、218b以及218c可以与上盖108界定出多个第一空腔而第二凹部219a、219b以及219c可以与导电突出部104a、104b以及载板102共同界定出多个第二空腔即可，在此不对第一凹部218a、218b以及218c和第二凹部219a、219b以及219c做具体结构限定。同样的，第一叉指换能器结构226a、226b以及226c和第二叉指换能器结构228a、228b以及228c的位置和数量也可依据实际需要而定，在此不再赘述。

图3为根据本发明又一实施例的集成电路装置的结构示意图。与图1和图2所示的集成电路装置10、20相比，图3所示的集成电路装置30包含了两个集成电路结构体300-1和300-2。具体的，如图3所示，集成电路装置30包括载板302以及集成电路结构体300-1和300-2。分别包括了集成电路元件306-1和306-2的集成电路结构体300-1和集成电路结构体300-2以一间隔S分别固定到载板302。薄膜体322设置于集成电路结构体300-1和集成电路结构体300-2中的每一者上，并分别包覆集成电路结构体300-1和集成电路结构体300-2中的每一者。在薄膜体322的外部还设有塑封体324，塑封体324进一步对集成电路结构体300-1和集成电路结构体300-2进行覆盖。如此，图3示出了一个封装了两个集成电路结构体300-1、300-2的集成电路装置30，其可满足半导体技术领域中特定的需求。

应当理解：虽然图3示出了封装了两个集成电路结构体300-1、300-2的集成电路装置30，但是本领域技术人员可根据实际的需求而使集成电路装置封装更多个集成电路结构体。

图4为根据本发明又一实施例的集成电路装置的结构示意图。图4所示的集成电路装置40与图3类似，区别仅在于图4所示的集成电路装置40的集成电路结构体400-1和集成电路结构体400-2之间的间隔并没有设置薄膜体422和塑封体424；薄膜体422和塑封体424仅仅包覆/覆盖了除集成电路结构体400-1和集成电路结构体400-2之间的间隔以外的部分，其可满足半导体技术领域中特定的需求。

图5A-5K为图1所示的集成电路装置的工艺流程图。

在图5A中，提供上盖108。研磨上盖108的上表面，使其厚度减小，以减薄后续封装体的尺寸，满足实际应用的需求。在本发明的一实施例中，也可不减小上盖108的厚度，而直接使用上盖108。

在图5B中，提供接合层120，并将其设置于上盖108的一表面上。在本发明一实施例中，接合层120可为导电胶或非导电胶，其通过粘合的方式设置于上盖108的一表面上。然而，接合层120也可为其他材料，只要其能设置到上盖108的一表面上即可。在本发明的其他实施例中，也可不提供接合层120。

在图5C中，提供集成电路元件106。该集成电路元件106具有第一表面114以及第二表面116，第一表面114具有第一凹部118。第一叉指换能器结构126和第二叉指换能器结构128分别设置于第一凹部118和第二表面116。

在图5D中，将包含了接合层120的上盖108设置于集成电路元件106的第一表面114之上，使得界定出第一空腔110。在本发明的一实施例中，可通过热固化的方式将包含了接合层120的上盖108设置于集成电路元件106的第一表面114之上。然而，本领域技术人员可以理解还可以使用其他设置方式，在此不做具体限定。

在图5E中，在集成电路元件106的第二表面116设置导电突出部104a、104b。在本发明的一实施例中，导电突出部104a、104b为金属球，其可通过焊接的方式设置于集成电路元件106的第二表面116。然而，本领域技术人员可以理解还可以使用其他设置方式，在此不做具体限定。

在图5F中，将图5E中的结构体进行切单，得到三个单一的且分别带有导电突出部104a、104b的集成电路结构体500-1、500-2和500-3。

在图5G中，提供载板102，并将图5F中的三个单一的且分别带有导电突出部104a、104b的集成电路结构体500-1、500-2以及500-3固定到载板102。在本发明的一实施例中，可通过超声波焊接的方式将集成电路结构体500-1、500-2以及500-3固定到载板102。然而，本领域技术人员可以理解还可以使用其他固定方式，在此不做具体限定。

在图5H中，在图5G的上盖108上设置薄膜体122。具体而言，将薄膜体122分别设置在集成电路结构体500-1、500-2以及500-3上。在本发明的一实施例中，可先将薄膜体122层压到集成电路结构体500-1、500-2以及500-3上，再经由烘烤固化的方式而将薄膜体122分别固定设置在集成电路结构体500-1、500-2以及500-3上。然而，本领域技术人员可以理解还可以使用其他设置方式，在此不做具体限定。如此，通过使用薄膜体122实现了对第一空腔110和第二空腔112的密封保护。

在图5I中，将图5H中的结构体进行半切。具体而言，切除集成电路结构体500-1、500-2以及500-3的间隔处的薄膜体122的一部分。

在图5J中，对图5I中的结构体进行塑封。具体而言，使用塑封体124塑封集成电路结构体500-1、500-2以及500-3以及集成电路结构体500-1、500-2以及500-3之间的切除薄膜体122后暴露出的间隔。如此，在使用薄膜体122对第一空腔110和第二空腔112进行密封保护的基础上，进一步通过塑封体124实现了对第一空腔110和第二空腔112的进一步密封保护。

最后，在图5K中，对图5J中的结构体进行切单，可得到三个如图1所示的集成电路装置10。

应当理解：图5A-5K示出的工艺流程图仅仅是本发明实施例中的一个较佳的实施例；本领域技术人员可以根据实际需要而对图5A-5K所示的各个工艺流程的执行顺序进行调整，而不用局限于图5A-5K示出的工艺流程。在本申请的另一个实施例中，还可以同时执行图5A-5K示出的多个工艺流程。例如：在本发明的另一个具体实施例中：（1）先提供多个集成电路元件106；随后，在多个集成电路元件106的第二表面116设置多个导电突出部104a和104b；接着对多个集成电路元件106进行切单，使所得的每一个结构体包含一个集成电路元件106以及导电突出部104a和104b。在执行步骤（1）的同时，可以同时执行步骤（2）：提供上盖108；随后，将接合层120设置到上盖108的一表面上；接着对包含接合层120的上盖108进行切单。在步骤（3）中：提供载板102，并将步骤（1）中所得的多个结构体固定到载板102；随后，将步骤（2）中所得的包含接合层120的上盖108设置到集成电路元件106的第一表面114；最后，执行5I-5K中的工艺流程。本实施例同样可以得到如图1所示的集成电路装置10。

虽然图5A-5K仅仅示出了图1所示的集成电路装置的工艺流程图，但是参见图2可知：图2所示的集成电路装置10和图1所示的集成电路装置20区别主要在于其集成电路元件106和集成电路元件206在结构上存在着不同。因此，本领域技术人员可以很容易地理解：图5A-5K示出的工艺流程图及其变化形式也同样适用于图2所示的集成电路装置20，在此不再赘述。

图6A-6F为图3或图4所示的集成电路装置的工艺流程图。与图1和图2所示的集成电路装置10、20相比，图3所示的集成电路装置30包含了两个集成电路结构体300-1和300-2。因此，图3所示的集成电路装置30的工艺流程实质上与图1所示的集成电路装置10的工艺流程大体上类似。为了重点体现图3所示的集成电路装置30的工艺流程图和图1所示的集成电路装置10的工艺流程的区别，以下利用图6A-6F简要示出图3所示的集成电路装置的工艺流程图。

在图6A中，提供载板302。

在图6B中，将两个集成电路元件306-1和306-2经由两组导电突出部304a、304b固定到载板302。

在图6C中，将包含有接合层320的两个上盖308分别设置到两个集成电路元件306-1和306-2之上，从而分别构成两个集成电路结构体600-1和600-2。

在图6D1中，在图6C的上盖308上设置薄膜体322。具体而言，将薄膜体322分别设置在集成电路结构体600-1和600-2上。在本发明的一实施例中，可先将薄膜体322层压到集成电路结构体600-1和600-2上，再经由烘烤固化的方式而将薄膜体322分别固定设置在集成电路结构体600-1和600-2上。或者，在本发明另一实施例中，在图6D2中，将薄膜体322设置在除集成电路结构体600-1和600-2之间的间隔部分以外的集成电路结构体600-1和600-2上。

可选的，在图6E1和6E2中，分别将图6D1和6D2中的结构体进行半切。具体而言，针对图6D1中的结构体，切除集成电路结构体600-1和600-2的间隔处的薄膜体322的一部分以及集成电路结构体600-1和600-2的两侧；针对图6D2中的结构体，仅切除集成电路结构体600-1和600-2的两侧。

在图6F中，对图6E1和6E2中的结构体进行塑封。具体而言，在图6F1中，针对图6E1中的结构体,使用塑封体324塑封集成电路结构体600-1和600-2以及集成电路结构体600-1和600-2之间的切除薄膜体322后暴露出的间隔；在图6F2中，针对图6E2中的结构体，仅需塑封集成电路结构体600-1和600-2。如此，得到了图3或图4所示的包含两个集成电路结构体600-1和600-2的集成电路装置30和40。

应当理解：虽然图6A-6F示出了仅包含两个集成电路结构体的集成电路装置的工艺流程图，但是本领域技术人员根据实际需要在本发明的公开内容的基础上，可以很容易地想到包含两个以上集成电路结构体的集成电路装置的工艺流程图，这些都在本发明的保护范围之内。

需要说明的是，在本说明书通篇中对“本发明一实施例”或类似术语的参考意指连同其它实施例一起描述的特定特征、结构或特性包含于至少一个实施例中且可未必呈现在所有实施例中。因此，短语“本发明一实施例”或类似术语在本说明书通篇中的各处的相应出现未必指同一实施例。此外，可以任何适合方式来组合任何特定实施例的所述特定特征、结构或特性与一或多个其它实施例。

本发明的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求书所涵盖。

Claims

1.一种集成电路装置，其包括：

载板；以及

至少一个集成电路结构体，所述至少一个集成电路结构体藉由一个或多个导电突出部固定于所述载板上，且所述至少一个集成电路结构体中的每一者包括：

集成电路元件，所述集成电路元件具有第一表面以及与所述第一表面相对的第二表面，所述第一表面具有一个或多个第一凹部；

上盖，其设置于所述第一表面之上；

一个或多个第一空腔，所述一个或多个第一空腔中的每一者由所述上盖与所述一个或多个第一凹部界定；以及

一个或多个第二空腔，所述一个或多个第二空腔中的每一者由所述第二表面、所述一个或多个导电突出部以及所述载板共同界定。

2.根据权利要求1所述的集成电路装置，其中：所述上盖包括经配置以将所述上盖接合到所述第一表面的接合层。

3.根据权利要求2所述的集成电路装置，其中：所述接合层的材料为导电胶或非导电胶。

4.根据权利要求1所述的集成电路装置，其中：所述上盖的材料为以下群组中的一者：硅化合物、玻璃或硅。

5.根据权利要求4所述的集成电路装置，其中：所述硅化合物包括：二氧化硅或硅酸盐。

6.根据权利要求1所述的集成电路装置，其进一步包括：薄膜体，其设置于所述上盖之上。

7.根据权利要求6所述的集成电路装置，其进一步包括：塑封体，其设置于所述薄膜体之上。

8.根据权利要求6所述的集成电路装置，其中：所述至少一个集成电路结构体为相互间隔开的多个集成电路结构体，所述薄膜体覆盖所述至少一个集成电路结构体。

9.根据权利要求7所述的集成电路装置，其中：所述至少一个集成电路结构体为相互间隔开的多个集成电路结构体，所述薄膜体以及所述塑封体覆盖所述至少一个集成电路结构体。

10.根据权利要求1所述的集成电路装置，其中：所述一个或多个第一空腔的至少一者中设置有第一叉指换能器结构。

11.根据权利要求10所述的集成电路装置，其中：所述一个或多个第二空腔的至少一者中设置有第二叉指换能器结构。

12.根据权利要求11所述的集成电路装置，其中：所述第二表面具有一个或多个第二凹部，所述第二叉指换能器结构位于所述一个或多个第二凹部与所述导电突出部以及所述载板共同界定的所述一个或多个第二空腔。

13.根据权利要求1所述的集成电路装置，其中：所述载板为基板或框架。

14.根据权利要求1所述的集成电路装置，其中：所述载板为预包封互联系统基板或框架。

15.根据权利要求1所述的集成电路装置，其中：所述至少一个集成电路结构体是微波声波滤波器。

16.一种制造集成电路装置的方法，其包括：

提供载板；以及

形成至少一个集成电路结构体，其包括：

提供集成电路元件，所述集成电路元件具有第一表面以及与所述第一表面相对的第二表面，所述第一表面具有一个或多个第一凹部；

将上盖设置于所述第一表面之上，从而在所述上盖与所述一个或多个第一凹部之间界定出一个或多个第一空腔；以及

藉由一个或多个导电突出部将所述至少一个集成电路结构体固定于所述载板上，从而由所述第二表面、所述一个或多个导电突出部以及所述载板层共同界定出一个或多个第二空腔。

17.根据权利要求16所述的方法，其进一步包括：经由接合层而将所述上盖接合到所述第一表面。

18.根据权利要求17所述的方法，其中：所述接合层的材料为导电胶或非导电胶。

19.根据权利要求16所述的方法，其中：所述上盖的材料为以下群组中的一者：硅化合物、玻璃或硅。

20.根据权利要求19所述的方法，其中：所述硅化合物包括：二氧化硅或硅酸盐。

21.根据权利要求16所述的方法，其进一步包括：通过研磨的方式而将所述上盖减薄。

22.根据权利要求16所述的方法，其进一步包括：将薄膜体设置于所述上盖之上。

23.根据权利要求22所述的方法，其进一步包括：将塑封体设置于所述薄膜体之上。

24.根据权利要求22所述的方法，其中：所述至少一个集成电路结构体为多个间隔开的集成电路结构体，所述方法进一步包括：使用所述薄膜体覆盖所述至少一个集成电路结构体。

25.根据权利要求24所述的方法，所述方法进一步包括：对经由所述薄膜体覆盖后的所述至少一个集成电路结构体进行切单。

26.根据权利要求23所述的方法，其中：所述至少一个集成电路结构体为多个间隔开的集成电路结构体，所述方法进一步包括：使用所述薄膜体以及所述塑封体覆盖所述至少一个集成电路结构体。

27.根据权利要求26所述的方法，所述方法进一步包括：对经由所述薄膜体以及所述塑封体覆盖后的所述至少一个集成电路结构体进行切单。