CN111884676A - 一种直接序列扩频接收机伪码同步的快速实现装置及方法 - Google Patents

Abstract

本发明公开了一种应用于扩频通信系统的直接序列扩频接收机伪码同步的快速实现装置及方法，该装置将本地的伪码自相关结果计算出来，然后将此结果作为映射地址，把对应的相位偏移量存储起来。在伪码同步的过程中，该存储结构功能类似于查找表(LUT),前级输入的相位未知伪码的自相关值作为该查找表的地址索引，查找表输出对应的伪码相位偏移量，去调整本地伪码NCO的相移量。此方法相较于传统的通过比较超前(E)支路和滞后(L)支路的自相关结果值，去微调本地伪码相移的方法，具有速度快的优点，通过查找表的映射关系，可以将伪码自相关值与伪码的相位偏移量一一对应起来，可实现伪码的快速精准同步。

Description

一种直接序列扩频接收机伪码同步的快速实现装置及方法

技术领域

本发明属于扩频通信技术领域，特别涉及直接序列扩频接收机伪码同步的快速实现装置及方法。

背景技术

直接序列扩频调制通过将基带信号与高速的伪码序列相乘，来扩展基带信号带宽，完成扩频后的信号用来调制载波，然后以较低的信噪比发射出去；接收端对接受到的信号进行载波剥离后，乘上同步的本地伪随机码，完成解扩频，恢复出基带信号。因此，扩频通信具有抗干扰性好的特点，被广泛应用于卫星通信、导航通信等领域。

扩频接收机由射频前端、载波环、码环等功能块组成。射频前端完成模数转换、DDC(数字下变频)，将射频信号搬移到中频；载波环通过载波鉴相器(或载波鉴频器)，得到输入信号与本地载波的相位(或频率)差值，来调节本地载波NCO,最终使得输入信号与本地载波同相(或同频)，进而达到剥离载波的效果；码环接收载波环剥离载波后的数字编码信号，通过码环鉴相器鉴别输入编码信号与本地伪码信号的相位差，调整本地伪码NCO，使得本地伪码信号与输入编码信号相位相同，进而完成伪码剥离。

伪码的自相关特性：当两个相同伪码序列相对移动时，他们的乘积之和经历从零到最大值的线性变换。当他们的相移量超过Tc(一个码元宽度)时自相关结果为零，当相移量为零时，自相关结果达到最大值。

接收机码环完成伪码剥离的依据是：利用了伪码的自相关特性。输入信号与本地伪码序列进行自相关，其自相关结果作为判断输入信号与本地伪码相位差的依据。我们知道，当本地伪码超前或者滞后输入信号Tc/2(半个码元宽度)时，它们的自相关函数呈现对称关系，所以，当得到一个不是最大值的自相关结果时，我们只能知道输入信号与本地伪码的相位差为|k|(k为实际相位差)，即不知道是本地伪码超前|k|还是滞后|k|，这可能导致我们在调整本地伪码NCO时相位失锁。

为了克服上述问题，前辈们提出来以下方案：让本地伪码发生器产生三路伪码信号，即超前支路(E)、即时支路(P)、滞后支路(L),分别于输入信号进行相关运算，码环鉴别器比较超前值和滞后支路的相关结果，作为本地伪码NCO的调整依据，当其相关结果相等时，即完成伪码剥离，此时P支路输出数据比特信息。

上述的调整方法为步进式调整，即当比较出E支路与L支路的自相关结果时，以一个固定量去调整本地伪码相位。此方法在对低时钟速率的信号进行同步时，需要消耗很长时间。

本发明为了解决以上问题，提出了一种能快速实现伪码同步的方法，以及用以实现该方法的装置。

实现方式

对于提高直接序列扩频接收机伪码同步的速度，本发明的实现方法如下：改变以往采用一个固定量去调整本地伪码NCO的方式，将伪码的自相关值和应该调整的伪码相移量以查找表的形式，进行一一对应，即有一个伪码自相关结果的输入，就能第一时间得到伪码NCO应该调整的相移量，使得本地产生的伪码与输入编码信号的相关值达到最大。

为了得到伪码自相关值与伪码相移量的对应关系，我们首先要进行数据采集、保存，即将确知的本地伪码序列输入到图3中的自相关模块，自相关模块将输入的本地伪码序列复制成两份放入存储器，其中一份在固定时钟下进行移位操作，另一份位置固定，每次移位前计算出他们的按位与结果之和，作为他们的自相关结果。

在自相关模块计算本地伪码自相关值的同时，控制器要根据时序产生相对应的伪码相移量。然后在写使能有效时将伪码自相关值作为地址，伪码相移量作为数据存储到存储器中。为了防止自相关结果太大，浪费存储器资源，在自相关模块中要对产生的自相关结果进行量化处理。

控制器在产生存储器写数据，即伪码相移量时的，映射关系如图2所示，斜线上每个点的纵坐标代表了伪码的自相关值，也即存储器的写地址信号，横坐标代表相移量，也即存储器的写数据信号。

当一个相位未知的编码信号与本地伪码的自相关结果输入到码环鉴相器时，该结果作为存储器的读地址，将对应的伪码相移量从存储器读出送给伪码NCO，进而控制伪码产生器产生调相过后的伪码。

附图说明

图1为直接序列扩频通信接收机码环的典型结构图。

图2为伪码自相关值与相移量的映射关系图。

图3为本发明码环鉴相器的结构框图。

具体实施方式

下面以码率为1MHz码元长度为31的m序列为例，假设系统时钟50MHz,具体实施方式如下：

1)将伪码送入自相关模块，伪码自相关值的计算如下：50MHz系统时钟对1MHz的伪码，一个码元采样50个点，由于m序列中1的个数为(N+1)/2,0的个数为(N-1)/2，其中N为码元个数。由此我们可以算的，当m序列对齐时，自相关值最大为16*50＝800，当伪码相对位移为Tc/50时，自相关结果为784，由此可得自相关值与码相移量的对应关系为800-16X,其中X为码相移量。

2)上面我们已经计算出来伪码自相关值与伪码相位的对应关系800-16X,最大值为800，如果将800作为存储器地址，则存储器至少开辟800个存储空间。因此，我们对结果进行量化，为了保证结果为整数将结果缩小16倍，即50-X，当码相移量为0时最大值为50。

3)计算出量化的结果后，将其结果作为地址，将码相移量作为数据存储进存储器，至此存储器的写操作完成，当伪码改变时再次写入，否则不变。

4)当码环鉴相器接收到量化后的，未知相位编码信号与P支路本地伪码的自相关结果后，该结果作为存储器的读地址，将码相移量读出给伪码NCO。例如量化后的自相关输入为40，我们得到码相移量50-40＝10，若此时E支路的结果大于L支路，这说明本地伪码的相位滞后10个单位，只需将本地产生的伪码信号提前10个单位。

通过以上实施过程，我们可以知道，在最坏情况下，即输入信号与本地伪码相位差为一个码元Tc时，本发明的方法比以固定量调整伪码相位的方法快M倍，其中M为系统时钟与伪码时钟的比值。

Claims (6)

1.一种直接序列扩频接收机伪码同步的快速实现装置，其特征在于，该装置包括：

A1、自相关模块，所述自相关模块输入本地伪随机序列，输出本地伪随机序列的自相关结果；

A2、存储器，所述存储器的输入地址为自相关模块的结果，输入数据为控制器产生的伪码相移量；

A3、控制器，用于产生存储器的读写控制信号，以及对应于伪码自相关结果的伪码相移量，并将该相移量存储在存储器中。

2.一种直接序列扩频接收机伪码同步的实现方法，其特征在于，该方法包括以下步骤：

B1、自相关模块根据系统时钟计算出本地伪随机序列的自相关值，

B2、控制器根据相应时序，计算出伪码相移量；

B3、控制器开启写使能，此时伪码自相关值作为存储器写地址将伪码相移量作为写数据存入存储器，当一种伪码的自相关值存储完时，写使能无效；

B4、当模块接收到相位未知的伪码自相关结果时，将此结果作为存储器的读地址，读出对应的相移量送到本地伪码NCO。

3.一种直接序列扩频接收机伪码同步的快速实现方法，其特征在于：将伪码自相关值与伪码偏移量对应起来，使得码环鉴相器在接收到一个未知相位伪码自相关值时，能够快速精准的输出伪码相移值给本地伪码NCO，达到输入编码信号与本地伪码同相的效果，进而使码环完成伪码剥离。

4.根据权利要求1所述的装置A1，其特征在于：该自相关模块包括：

C1、移位寄存器，用来实现输入伪码的移位；

C2、按位与逻辑块以及加法器，用来计算伪码的自相关值；

C3、量化模块，将伪码的自相关值进行量化，节省存储器空间。

5.根据权利要求1所述的装置A2，其特征在于：当写使能有效时，把伪码相关值作为写地址，将伪码相移量存储起来，完成后不在写入，除非系统复位。该存储器的写地址跟随伪码的自相关性成线性关系但不是连续的整数。

6.根据权利要求1所述的装置A3，其特征在于：该控制器在系统复位时根据系统时钟与伪码自相关值的时序关系，往存储器中写入与伪码自相关值对应的码偏移量，当自相关模块计算结束时，输出无效写使能；当相位未知的伪码自相关值作为存储器读地址并有效时，控制器输出读有效信号，使得对应的伪码相移量被读出，用于调整伪码NCO的准确移位。

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