CN111880634A - 一种srio交换芯片的复位结构及其复位状态监控方法 - Google Patents

Abstract

本发明提供一种SRIO交换芯片的复位结构及其复位状态监控方法。该复位结构包括：全局复位模块，所述全局复位模块的输入端连接复位源，其输出端连接交换芯片的复位对象；所述复位源包括外部引脚输入源、端口逻辑的复位请求处理源和全局寄存器配置源；所述复位对象包括：包含核心PLL和分频器的时钟模块，包含SerDes PLL、SerDes数据逻辑和SerDes寄存器的SerDes模块，包含端口逻辑和端口寄存器的端口模块，包含交换逻辑和交换寄存器的核心交换模块，I2C模块，JTAG模块和全局寄存器模块。本发明可以处理多种类型的复位源，每种复位源可以对交换芯片的不同范围进行复位，并且当多个复位源同时有效时，还可以按照复位优先级依次进行复位操作，以保证复位的可靠性。

Description

一种SRIO交换芯片的复位结构及其复位状态监控方法

技术领域

本发明涉及交换芯片技术领域，尤其涉及一种SRIO交换芯片的复位结构及其复位状态监控方法。

背景技术

随着通信和网络技术的高速发展，交换芯片的吞吐率逐渐提高，对高性能SRIO（Serial RapidIO，高速串行IO口）交换系统的数据传输速率提出了更高的要求，RapidIO技术是一种系统内部互联技术，是一种新型高性能、高可靠、低引脚数、基于报文交换的数据处理技术，RapidIO技术已经广泛应用在需要处理大量数据的系统中，比如视频处理、数据存储、高速计算机等。RapidIO 技术在高速嵌入式系统中的表现得到业界广泛的认可。

如图1所示，SRIO交换芯片的基本结构包括8部分，分别是SerDes（Serializer/Deserializer，串行器/解串器）模块、端口模块、核心交换模块、寄存器模块、I2C（Inter-Integrated Circuit，集成电路总线）模块、JTAG（Joint Test Action Group，联合测试工作组）模块、时钟和复位模块以及电源管理模块。SerDes模块与外部进行数据通信，主要用于完成数据的串/并转换，并/串转换；端口模块与核心交换模块进行连接，端口模块主要完成数据包的接收和发送；核心交换模块主要完成数据帧的转发；端口模块和核心交换模块支持一个独立的维护包路由通道，该通道提供了对任一RapidIO端口的寄存器访问。另外，I2C模块和JTAG模块支持对核心交换模块寄存器的访问。时钟复位模块用于为全芯片各个模块提供所需的工作时钟和复位信号。电源管理模块用于为芯片提供工作电源。

随着应用的发展，系统中数据量的交互越来越大，带宽要求越来越高，SRIO交换芯片的复位结构越来越复杂，并且对芯片的稳定性和可靠性又有更高的要求。因此，在SRIO交换芯片中各个模块的工作时钟和复位信号就显得尤为重要，稳定的工作时钟和可靠的复位结构，将是决定整个SRIO交换芯片能否稳定工作的关键因素。多种复位源共存，复位类型多样化，导致现有的交换芯片的复位系统（如专利文献CN105791171A公开的交换芯片的复位方法）已经无法满足交换芯片规模的增长，并且在上电复位出现故障时无法准确定位出是交换芯片上的哪一个功能模块出现了故障。

发明内容

为解决现有交换芯片的复位方法无法满足交换芯片规模的增长，且在上电复位出现故障时无法准确定位故障模块的问题，本发明提供一种SRIO交换芯片的复位结构及其复位状态监控方法，旨在提供一种便于多种复位源融合的复位结构，同时实现对整个交换芯片的复位状态及全芯片各个功能模块的复位状态进行监控。

本发明提供一种SRIO交换芯片的复位结构，包括：全局复位模块，所述全局复位模块的输入端连接复位源，其输出端连接交换芯片的复位对象；所述复位源包括外部引脚输入源、端口逻辑的复位请求处理源和全局寄存器配置源；所述复位对象包括：包含核心PLL和分频器的时钟模块，包含SerDes PLL、SerDes数据逻辑和SerDes寄存器的SerDes模块，包含端口逻辑和端口寄存器的端口模块，包含交换逻辑和交换寄存器的核心交换模块，I2C模块，JTAG模块和全局寄存器模块。

进一步地，还包括状态机，所述状态机用于控制多个复位类型的复位范围，以及用于当多个复位类型同时触发时按照设定的复位优先级依次触发复位；所述复位类型包括除JTAG模块外的全芯片的硬复位、JTAG模块的硬复位、协议复位、软复位0、软复位1、软复位2、用于复位整个SerDes模块的SerDes IP复位、用于复位SerDes PLL的SerDes PLL复位和用于复位整个端口模块的端口复位。

进一步地，所述外部引脚输入源包括用于触发除JTAG模块外的全芯片的硬复位的外部RSTn_C输入和用于触发JTAG模块的硬复位的TSN输入。

进一步地，所述端口逻辑的复位请求处理源为端口模块中的端口在收到4个连续的链路复位请求控制符时所生成的、用于触发协议复位的复位请求。

进一步地，所述全局寄存器配置源包括软复位配置源、用于触发SerDes IP复位的SerDes IP复位配置源、用于触发SerDes PLL复位的SerDes PLL复位配置源和用于触发端口复位的端口复位配置源；其中，所述软复位配置源包括用于触发软复位0的软复位配置源、用于触发软复位1的软复位配置源和用于触发软复位2的软复位配置源。

进一步地，所述协议复位的复位范围为除时钟模块外的所有复位对象。

进一步地，软复位0的复位范围为除时钟模块外的所有复位对象；软复位1的复位范围为除分频器外的所有复位对象；软复位2的复位范围为SerDes PLL、SerDes数据逻辑、端口逻辑和交换逻辑。

本发明还提供一种基于上述的复位结构的复位状态监控方法，将全局复位模块输出至各个复位对象的复位信号同时输出至全局寄存器模块；通过读取全局寄存器模块实现各个复位对象的复位状态监测。

本发明还提供另一种基于上述的复位结构的复位状态监控方法，将全局复位模块输出至各个复位对象的复位信号进行按位与操作；将进行按位与操作后的信号输出至全局寄存器模块；通过读取全局寄存器模块实现整个交换芯片的复位状态监测。

本发明的有益效果：

1、本发明提供的SRIO交换芯片的复位结构可以处理多种类型的复位源，每种复位源可以对交换芯片的不同范围进行复位；并且，通过在复位结构中设置一个状态机，通过该状态机可以对多种复位源的复位范围进行控制；并且当多个复位源同时有效时，还可以按照复位优先级依次进行复位操作，以保证复位的可靠性。

2、本发明提供的SRIO交换芯片的复位结构，是一种通用的交换芯片复位结构，并不局限核心交换的结构，适用于现有通用的多种典型交换结构下的交换芯片。

3、本发明提供的复位状态监控方法，可以精确地对全芯片某个复位对象（也称功能模块）的复位状态进行监控，在上电复位出现故障时，更有利于问题的定位，可以快速的确定是哪一个复位对象出现了故障。

4、本发明提供的复位状态监控方法，可以通过直接读取全局寄存器模块来对整个交换芯片的复位状态进行监控，极大地提高了交换芯片的测试效率。

附图说明

图1为现有技术提供的SRIO交换芯片的基本结构示意图；

图2为本发明实施例提供的一种SRIO交换芯片的复位结构示意图；

图3为本发明实施例提供的双缓冲电路的结构示意图；

图4为本发明实施例提供的一种SRIO交换芯片的复位状态监控方法示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

IP：Intellectual Property Core，知识产权核；

PLL：Phase Locked Loop，锁相环；

如图2所示，本发明实施例提供的SRIO交换芯片的复位结构包括：全局复位模块，所述全局复位模块的输入端连接复位源，其输出端连接交换芯片的复位对象；所述复位源包括外部引脚输入源、端口逻辑的复位请求处理源和全局寄存器配置源；所述复位对象包括：包含核心PLL和分频器的时钟模块，包含SerDes PLL、SerDes数据逻辑和SerDes寄存器的SerDes模块，包含端口逻辑和端口寄存器的端口模块，包含交换逻辑和交换寄存器的核心交换模块，I2C模块，JTAG模块和全局寄存器模块。

具体地，外部引脚输入源包括：所述外部引脚输入源包括用于触发除JTAG模块外的全芯片的硬复位的外部RSTn_C输入和用于触发JTAG模块的硬复位的TSN输入。需要说明的是，JTAG模块的复位与芯片其它功能模块不相干，JTAG模块的复位由JTAG信号独立控制。全局复位模块的管理范围不包括JTAG模块，JIAG模块也不在硬复位的范围内。全局复位模块的作用包括：1)对存在跨时钟域的复位源进行同步处理；2)控制每个复位源的复位范围；3)当多个复位源同时触发时，按预先设定好的优先级依次触发复位。

所述端口逻辑的复位请求处理源为端口模块中的端口在收到4个连续的链路复位请求控制符时所生成的、用于触发协议复位的复位请求。其中，协议复位是指根据SRIO协议要求当端口模块从对端设备接收到4个连续的链路复位请求控制符后，端口模块要给全局复位模块发送一个协议复位请求信号，以使全局复位模块触发协议复位。

所述全局寄存器配置源包括软复位配置源、用于触发SerDes IP复位的SerDes IP复位配置源（如图2中的do_serdes_rst）、用于触发SerDes PLL复位的SerDes PLL复位配置源（如图2中的do_pll_rst）和用于触发端口复位的端口复位配置源（如图2中的do_port_rst）；其中，所述软复位配置源包括不同粒度的软复位配置源，具体为：用于触发软复位0的软复位配置源（如图2中的soft_reset0）、用于触发软复位1的软复位配置源（如图2中的soft_reset1）和用于触发软复位2的软复位配置源（如图2中的soft_reset2）。

由以上内容可以看出，本发明实施例提供的SRIO交换芯片的复位结构包含3种复位源，3种复位源涉及到多种复位类型，包括除JTAG模块外的全芯片的硬复位、JTAG模块的硬复位、协议复位、软复位0、软复位1、软复位2、SerDes IP复位、SerDes PLL复位和端口复位。

不同复位类型的复位范围是不同的，具体如下：全芯片硬复位的复位范围包括上述所有的复位对象；协议复位和软复位0的复位范围相同，均为除了时钟模块之外的所有复位对象；软复位1的复位范围为除了分频器之外的所有复位对象；软复位2的复位范围只包括芯片的逻辑部分，即SerDes PLL、SerDes数据逻辑、端口逻辑和交换逻辑；SerDes IP复位用于复位整个SerDes模块；SerDes PLL复位用于复位相应的SerDes PLL；端口复位用于复位整个端口模块。

由于交换芯片的复位源以及由复位源触发的复位类型比较多，而每种复位类型的复位范围又各不相同，为了确保各种复位源请求的正确执行，在上述实施例的基础上，本发明实施例在复位结构内部还设置有状态机，采用该状态机来控制各种复位类型的复位范围，并且预先在该状态机内设定复位优先级，当多个复位类型同时触发时，通过该状态机按照设定好的复位优先级依次触发复位，以保证各种复位源请求都能正确执行。

需要说明的是，本发明各实施例提供的SRIO交换芯片的复位结构中来自端口逻辑的复位请求处理源处于端口模块的功能时钟域，而全局复位模块处于配置时钟域，所以需要进行跨时钟域的处理，具体为：首先将协议复位请求信号在配置时钟域下进行两级同步处理，从而消除时钟跳变沿附近释放复位带来的亚稳态问题，然后送到全局复位模块进行复位处理。

作为一种可实施方式，协议复位请求信号的两级同步处理可通过双缓冲电路实现，该电路包括两级D触发器，将协议复位请求信号作为两级D触发器的CLR复位输入，数据输入D端接常值1，从第二级D触发器输出经过两级D触发器同步后的协议复位请求信号。电路结构如图3所示，图3,中，rst_n_asy接协议复位请求信号（rst_n_asy信号低电平有效），clk_syn接配置时钟信号，rst_n_syn为输出的经过两级同步处理的协议复位请求信号。

由于SRIO交换芯片的复位源、复位对象以及复位对象所需要的复位信号比较多，如果在交换芯片上电过程中遇到上电或者初始化失败，用户首先需要确认交换芯片以及交换芯片的各个复位对象是否已经完成复位操作。因此，基于上述各实施例提供的SRIO交换芯片的复位结构，对应地，如图4所示，本发明实施例还提供一种复位状态监控方法，包括：将全局复位模块输出至各个复位对象的复位信号同时输出至全局寄存器模块；通过读取全局寄存器模块实现各个复位对象的复位状态监测。

图2和图4中：core_pll_rst_n表示核心PLL的复位信号；divider_rst_n表示分频器的复位信号；serdes_ip_rst_n表示整个SerDes模块的复位信号；pll_rst_n表示SerDesPLL0/PLL1的复位信号；group_ip_rst_n表示整个端口模块的复位信号，复位端口逻辑和寄存器； port_rst_n表示端口逻辑的复位信号，仅复位端口逻辑不复位寄存器；sw_rst_n表示核心交换模块的复位信号；i2c_rst_n表示I2C模块的复位信号；cfg_rst_n表示相应寄存器的复位信号。

图4中：core_pll_status表示核心PLL的复位状态信号；divider_status表示分频器的复位状态信号；serdes_ip_status表示整个SerDes模块的复位状态信号；pll_status表示SerDes PLL0/PLL1的复位状态信号；group_ip_status表示整个端口模块的复位状态信号；port_status表示端口逻辑的复位状态信号；sw_status表示核心交换模块的复位状态信号；i2c_status表示I2C模块的复位状态信号；cfg_status表示相应寄存器的复位状态信号。

本发明实施例提供的复位状态监控方法可以方便用户对每一个复位对象及复位信号的状态进行监控，进而判断是哪一个复位对象在上电过程中出现了问题。本发明实施例中，之所以可以将全局复位模块输出的各个复位对象的复位信号直接输入至全局寄存器模块，进而通过读取全局寄存器模块监控复位状态，是因为：全局复位模块输出的复位信号和相应的状态寄存器均在配置时钟域下，因此不需要同步处理。需要说明的是，如果复位信号与配置寄存器存在跨时钟域，则需要先进行同步处理，然后再输出到全局寄存器模块。

基于上述各实施例提供的SRIO交换芯片的复位结构，对应地，如图4所示，本发明实施例还提供另一种复位状态监控方法，包括：将全局复位模块输出至各个复位对象的复位信号进行按位与操作；将进行按位与操作后的信号（如图3中的reset_complete）输出至全局寄存器模块；通过读取全局寄存器模块实现整个交换芯片的复位状态监测。

本发明实施例中，当全芯片所有复位信号释放完成之后会拉高reset_complete信号，用户在芯片上电之后只需要先读取一下全局寄存器模块就可以判断整个芯片是否已经完成了所有的复位流程，因此本发明实施例提供的复位状态监控方法可以实现全芯片上电复位完成状态监测，便于用户了解全芯片的复位操作是否已经完成，复位状态监测对芯片测试非常重要，极大地提高了芯片测试效率。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种SRIO交换芯片的复位结构，其特征在于，包括：全局复位模块，所述全局复位模块的输入端连接复位源，其输出端连接交换芯片的复位对象；所述复位源包括外部引脚输入源、端口逻辑的复位请求处理源和全局寄存器配置源；所述复位对象包括：包含核心PLL和分频器的时钟模块，包含SerDes PLL、SerDes数据逻辑和SerDes寄存器的SerDes模块，包含端口逻辑和端口寄存器的端口模块，包含交换逻辑和交换寄存器的核心交换模块，I2C模块，JTAG模块和全局寄存器模块。

2.根据权利要求1所述的复位结构，其特征在于，还包括状态机，所述状态机用于控制多个复位类型的复位范围，以及用于当多个复位类型同时触发时按照设定的复位优先级依次触发复位；所述复位类型包括除JTAG模块外的全芯片的硬复位、JTAG模块的硬复位、协议复位、软复位0、软复位1、软复位2、用于复位整个SerDes模块的SerDes IP复位、用于复位SerDes PLL的SerDes PLL复位和用于复位整个端口模块的端口复位。

3.根据权利要求2所述的复位结构，其特征在于，所述外部引脚输入源包括用于触发除JTAG模块外的全芯片的硬复位的外部RSTn_C输入和用于触发JTAG模块的硬复位的TSN输入。

4.根据权利要求2所述的复位结构，其特征在于，所述端口逻辑的复位请求处理源为端口模块中的端口在收到4个连续的链路复位请求控制符时所生成的、用于触发协议复位的复位请求。

5.根据权利要求2所述的复位结构，其特征在于，所述全局寄存器配置源包括软复位配置源、用于触发SerDes IP复位的SerDes IP复位配置源、用于触发SerDes PLL复位的SerDes PLL复位配置源和用于触发端口复位的端口复位配置源；其中，所述软复位配置源包括用于触发软复位0的软复位配置源、用于触发软复位1的软复位配置源和用于触发软复位2的软复位配置源。

6.根据权利要求2所述的复位结构，其特征在于，所述协议复位的复位范围为除时钟模块外的所有复位对象。

7.根据权利要求2所述的复位结构，其特征在于，软复位0的复位范围为除时钟模块外的所有复位对象；软复位1的复位范围为除分频器外的所有复位对象；软复位2的复位范围为SerDes PLL、SerDes数据逻辑、端口逻辑和交换逻辑。

8.基于权利要求1至7任一所述的复位结构的复位状态监控方法，其特征在于，将全局复位模块输出至各个复位对象的复位信号同时输出至全局寄存器模块；通过读取全局寄存器模块实现各个复位对象的复位状态监测。

9.基于权利要求1至7任一所述的复位结构的复位状态监控方法，其特征在于，将全局复位模块输出至各个复位对象的复位信号进行按位与操作；将进行按位与操作后的信号输出至全局寄存器模块；通过读取全局寄存器模块实现整个交换芯片的复位状态监测。

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