CN111143122A - 一种可靠的交换芯片复位结构及其复位方法 - Google Patents

Abstract

本发明提供一种可靠的交换芯片复位结构及其复位方法。该交换芯片复位结构包括：全局复位控制单元、Sdbank复位控制单元和IP模块复位控制单元；全局复位控制单元的输入端连接复位源，其输出端连接Sdbank复位控制单元的输入端和IP模块复位控制单元的输入端；Sdbank复位控制单元的输出端连接IP模块复位控制单元的输入端；全局复位控制单元用于生成整个交换芯片所需的复位信号；Sdbank复位控制单元用于生成BANK内部所需的复位信号；IP模块复位控制单元用于生成各个IP模块所需的复位信号。本发明提供的交换芯片复位结构，按照3级复位结构对交换芯片进行全芯片复位设计，简化了整个交换芯片的复位结构，更有利于芯片的自动化集成。

Description

一种可靠的交换芯片复位结构及其复位方法

技术领域

本发明涉及交换芯片技术领域，尤其涉及一种可靠的交换芯片复位结构及其复位方法。

背景技术

复位电路的功能是将芯片电路和寄存器恢复到确定的初始状态，为芯片初始化及后续的正常运行做准备。同时，结合上电复位电路，确保芯片能够正确执行上电复位，并确保芯片在规定的电压、电流范围内运行，使得芯片的运行状态正常可控。同步复位只在时钟信号的上升沿触发判断是否对系统进行复位，这降低了亚稳态出现的概率；虽然同步复位对毛刺有一定的免疫力，但除非毛刺恰好发生在相应时钟信号的有效沿处，否则它在时钟信号为门控时钟的结构设计中就不是很有用。异步复位是不考虑时钟信号的状态对触发器和其他电路进行异步地复位，这在高速电路中可能是有用的，因为数据路径变得独立于复位信号，但是采用异步复位也存在安全隐患，因为异步复位信号和系统时钟信号之间的亚稳态问题将会导致电路的误复位操作。

交换芯片的多协议可编程交换特性带来了较复杂的内部结构，在芯片上电时需要分别处理可编程器件的复位以及可编程器件加载的比特逻辑的复位，分别处理全局配置寄存器的复位以及可编程逻辑中的寄存器的复位等。传统的交换芯片的复位结构是将复位信号打散在芯片的顶层，例如美国专利文献US8072250B2提供一种复位信号分布结构，各个模块的复位逻辑分散，顶层层次复杂，这样对于芯片的自动化集成存在一定的难度。

发明内容

针对传统的交换芯片的复位结构是将复位信号打散在芯片的顶层而导致不便于对芯片的自动化集成的问题，本发明提供一种可靠的交换芯片复位结构及其复位方法，采用多级复位树进行交换芯片的复位结构设计，将各模块的复位逻辑集成到一个统一逻辑中，简化了复位结构设计，保持各模块的顶层层次干净，以便于芯片的自动化集成。

本发明提供一种可靠的交换芯片复位结构，包括：全局复位控制单元、Sdbank复位控制单元和IP模块复位控制单元；全局复位控制单元的输入端连接复位源，其输出端连接Sdbank复位控制单元的输入端和IP模块复位控制单元的输入端；Sdbank复位控制单元的输出端连接IP模块复位控制单元的输入端；

所述全局复位控制单元用于生成整个交换芯片所需的复位信号；

所述Sdbank复位控制单元用于生成BANK内部所需的复位信号；

所述IP模块复位控制单元用于生成各个IP模块内部所需的复位信号。

进一步地，整个交换芯片所需的复位信号包括：时钟模块的复位信号、NoC网络的复位信号、配置寄存器的复位信号、I2C 模块的复位信号、交换模块的复位信号、PCIE的复位信号、BANK的复位信号、端口的复位信号和SerDes PLL的复位信号。

进一步地，BANK内部所需的复位信号包括：SRIO控制器的复位信号、共享存储的复位信号、统一路由的复位信号、FC PCS的复位信号、10G以太网PCS的复位信号、1G以太网PCS的复位信号和eFPGA内部的MAC复位信号。

进一步地，各个IP模块内部所需的复位信号包括：SRIO控制器内部的复位信号、1G以太网PCS内部的复位信号、10G以太网PCS内部的复位信号、FC PCS内部的复位信号和PCIE内部的复位信号。

本发明还提供一种基于上述的可靠的交换芯片复位结构的复位方法，在不同的复位源的驱动下，按照同时复位，按序释放的原则进行：执行复位时，处于复位范围内的各功能模块的复位操作同时出发；释放复位时，根据功能模块初始化时的相互依赖关系，各功能模块依次释放复位。

进一步地，各功能模块复位释放的先后顺序为：时钟分频器、NoC网络的AXI主口、{NoC网络的AHB从口，配置寄存器}、PCIE模块、核心PLL、I2C模块、交换模块、{BANK[0]，BANK[1]…BANK[7]}、{PLL[0]，PLL[1]…PLL[39]}、{PORT[0]，PORT[1]…PORT[31]}。

进一步地，各个复位源采用组合逻辑实现，然后在对应时钟域下进行异步复位，同步恢复的处理，生成功能时钟域下的复位信号或者复位释放信号，最后根据各功能模块复位释放的先后顺序进行依次释放；

其中，I2C的复位和交换模块的复位采用核心PLL的锁定信号作为复位释放的开始；其余功能模块的复位采用绝对延迟进行。

进一步地，末级复位处理是采用异步复位，同步恢复的原则：复位源在从一个慢时钟域进入功能时钟域时，使用功能域的时钟对复位信号进行异步复位，同步恢复处理，最后采用二级锁存。

进一步地，在系统上电结束后，通过配置寄存器对交换芯片进行不同粒度的复位。

本发明的有益效果：

1、本发明提供的可靠的交换芯片复位结构，按照3级复位结构（包括全局复位控制单元、Sdbank复位控制单元和IP模块复位控制单元）对交换芯片进行全芯片复位设计，简化了整个交换芯片的复位结构，更有利于芯片的自动化集成。

2、本发明提供的可靠的交换芯片复位结构，是一种通用的交换芯片复位结构，原则上不局限核心交换的结构，适用于现有通用的多种典型交换结构下的交换芯片。

3、本发明是对现有交换芯片复位结构的修正，能够满足片外硬件复位下的全芯片正常上电过程，满足片内寄存器软复位下的全芯片正常上电过程。

4、本发明提供的可靠的交换芯片复位结构的复位方法，在不同的复位源的驱动下，该交换芯片复位结构按照同时复位，按序释放的原则进行，即：执行复位时，处于复位范围内的各功能模块的复位操作同时触发；释放复位时，根据功能模块初始化时的相互依赖关系，各功能模块依次释放复位；也就是说，由于同步复位和异步复位都各有优缺点，本发明提出的复位方法按照异步复位，同步恢复的原则，可以按照需求对各个功能模块进行按序复位，并可以通过不同粒度的复位选择精确地控制某个功能模块的复位，实现灵活的不同粒度的复位控制。

5、本发明提供的可靠的交换芯片复位结构的复位方法，交换芯片复位结构的末级复位处理是采用异步复位，同步恢复的原则，即：复位源在从一个慢时钟域进入功能时钟域时，由于会有毛刺的存在，本发明使用功能域的时钟对复位信号进行异步复位，同步恢复处理，最后采用二级锁存，从而消除时钟跳变沿附近释放复位带来的亚稳态问题。

附图说明

图1为本发明实施例提供的一种可靠的交换芯片复位结构的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

BANK：bank，组合；全芯片包含8个bank，每个bank包含4个port和一个SerDes，每个SerDes包含5个PLL；

Sdbank：Software define bank，可软件定义的bank；

IP模块：Intellectual Property Core，知识产权核；

AHB：Advanced High performance Bus，高级高性能总线；

AXI：Advanced eXtensible Interface，高级扩展接口；

PLL：Phase Locked Loop，锁相环；

PCIE：peripheral component interconnect express，高速串行计算机扩展总线标准；

SRIO：Serial Rapid I/O，高速串行IO口；

PCS：physical coding sublayer，物理编码子层；

eFPGA：Embedded-field-programmable gate array，嵌入式可编程门阵列；

MAC：Media Access Control，媒体介入控制层；

FC：Fibre Channel，光纤总线；

NoC：Network on Chip，片上网络；

I2C：I2C Bus的简称，Inter-Integrated Circuit Bus，集成电路总线；

PORT：port，端口；全芯片包含32个端口；

SerDes：SERializer/DESerializer，串行器/解串器。

如图1所示，本发明实施例提供一种可靠的交换芯片复位结构，包括：全局复位控制单元、Sdbank复位控制单元和IP模块复位控制单元；全局复位控制单元的输入端连接复位源，其输出端连接Sdbank复位控制单元的输入端和IP模块复位控制单元的输入端；Sdbank复位控制单元的输出端连接IP模块复位控制单元的输入端；

所述全局复位控制单元用于生成整个交换芯片所需的复位信号；例如，整个交换芯片所需的复位信号包括但不限于以下复位信号：时钟模块的复位信号（例如，包括核心PLL的复位和时钟分频器的复位）、NoC网络的复位信号（例如，包括AXI主口的复位和AHB从口的复位）、配置寄存器的复位信号、I2C 模块的复位信号、交换模块的复位信号、PCIE的复位信号、BANK的复位信号、端口的复位信号和SerDes PLL的复位信号。

所述Sdbank复位控制单元用于生成BANK内部MAC所需的复位信号及PCS所需的复位信号；例如，BANK内部所需的复位信号包括但不限于以下复位信号：SRIO控制器的复位信号、共享存储的复位信号、统一路由的复位信号、FC PCS的复位信号、10G以太网PCS的复位信号、1G以太网PCS的复位信号和eFPGA内部的MAC复位信号（eFPGA内部嵌入有三种协议控制器，分别是FC MAC、10G以太网MAC、1G以太网MAC）。

所述IP模块复位控制单元用于生成各个IP模块内部所需的复位信号；例如，各个IP模块所需的复位信号包括但不限于以下复位信号：SRIO控制器内部的复位信号、1G以太网PCS内部的复位信号、10G以太网PCS内部的复位信号、FC PCS内部的复位信号和PCIE内部的复位信号。

基于上述的可靠的交换芯片复位结构，本发明实施例还提供一种复位方法，在不同的复位源的驱动下，上述的交换芯片复位结构按照同时复位，按序释放的原则进行，即：执行复位时，处于复位范围内的各功能模块的复位操作同时出发；释放复位时，根据功能模块初始化时的相互依赖关系，各功能模块依次释放复位。

作为一种可实施方式，本发明实施例规定各功能模块复位释放的先后顺序为：时钟分频器、NoC网络的AXI主口、{NoC网络的AHB从口，配置寄存器}、PCIE模块、核心PLL、I2C模块、交换模块、{BANK[0]，BANK[1]…BANK[7]}、{PLL[0]，PLL[1]…PLL[39]}、{PORT[0]，PORT[1]…PORT[31]}。

本发明实施例在功能复位的按序释放设计中，各个复位源采用组合逻辑实现（复位低有效，因此为复位逻辑与实现），然后在对应时钟域下进行异步复位，同步恢复的处理，生成功能时钟域下的复位信号或者复位释放信号，最后根据各功能模块复位释放的先后顺序进行依次释放；其中，I2C的复位和交换模块的复位采用核心PLL的锁定信号作为复位释放的开始；其余功能模块的复位采用绝对延迟进行。

本发明实施例中，交换芯片复位结构的末级复位处理是采用异步复位，同步恢复的原则，即：复位源在从一个慢时钟域进入功能时钟域时，由于会有毛刺的存在，本发明在将复位信号输出至各个功能模块之前使用功能域的时钟对复位信号进行异步复位，同步恢复处理，最后采用二级锁存，从而消除时钟跳变沿附近释放复位带来的亚稳态问题。

优选地，交换芯片复位结构的关键设计还在于整个交换芯片的细粒度复位设计，即：在系统上电结束后，通过配置寄存器对交换芯片进行不同粒度的复位，从而能够精确地控制某个功能模块的复位。例如硬复位会触发所有功能模块的复位，软复位会触发除时钟模块以外其他所有模块的复位，另外通过配置寄存器还可以精确的控制某一个模块的复位，如单独复位BANK或者单独复位PLL或者单独复位PORT等。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (9)

1.一种可靠的交换芯片复位结构，其特征在于，包括：全局复位控制单元、Sdbank复位控制单元和IP模块复位控制单元；全局复位控制单元的输入端连接复位源，其输出端连接Sdbank复位控制单元的输入端和IP模块复位控制单元的输入端；Sdbank复位控制单元的输出端连接IP模块复位控制单元的输入端；

所述全局复位控制单元用于生成整个交换芯片所需的复位信号；

所述Sdbank复位控制单元用于生成BANK内部所需的复位信号；

所述IP模块复位控制单元用于生成各个IP模块所需的复位信号。

2.根据权利要求1所述的可靠的交换芯片复位结构，其特征在于，整个交换芯片所需的复位信号包括：时钟模块的复位信号、NoC网络的复位信号、配置寄存器的复位信号、I2C 模块的复位信号、交换模块的复位信号、PCIE的复位信号、BANK的复位信号、端口的复位信号和SerDes PLL的复位信号。

3.根据权利要求1所述的可靠的交换芯片复位结构，其特征在于，BANK内部所需的复位信号包括：SRIO控制器的复位信号、共享存储的复位信号、统一路由的复位信号、FC PCS的复位信号、10G以太网PCS的复位信号、1G以太网PCS的复位信号和eFPGA内部的MAC复位信号。

4.根据权利要求1所述的可靠的交换芯片复位结构，其特征在于，各个IP模块内部所需的复位信号包括：SRIO控制器内部的复位信号、1G以太网PCS内部的复位信号、10G以太网PCS内部的复位信号、FC PCS内部的复位信号和PCIE内部的复位信号。

5.基于权利要求1所述的可靠的交换芯片复位结构的复位方法，其特征在于，在不同的复位源的驱动下，按照同时复位，按序释放的原则进行：执行复位时，处于复位范围内的各功能模块的复位操作同时出发；释放复位时，根据功能模块初始化时的相互依赖关系，各功能模块依次释放复位。

6.根据权利要求5所述的方法，其特征在于，各功能模块复位释放的先后顺序为：时钟分频器、NoC网络的AXI主口、{NoC网络的AHB从口，配置寄存器}、PCIE模块、核心PLL、I2C模块、交换模块、{BANK[0]，BANK[1]…BANK[7]}、{PLL[0]，PLL[1]…PLL[39]}、{PORT[0]，PORT[1]…PORT[31]}。

7.根据权利要求6所述的方法，其特征在于，各个复位源采用组合逻辑实现，然后在对应时钟域下进行异步复位，同步恢复的处理，生成功能时钟域下的复位信号或者复位释放信号，最后根据各功能模块复位释放的先后顺序进行依次释放；

其中，I2C的复位和交换模块的复位采用核心PLL的锁定信号作为复位释放的开始；其余功能模块的复位采用绝对延迟进行。

8.根据权利要求5所述的方法，其特征在于，末级复位处理是采用异步复位，同步恢复的原则：复位源在从一个慢时钟域进入功能时钟域时，使用功能域的时钟对复位信号进行异步复位，同步恢复处理，最后采用二级锁存。

9.根据权利要求5所述的方法，其特征在于，在系统上电结束后，通过配置寄存器对交换芯片进行不同粒度的复位。

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