CN111856164A - 提取电子器件氧化层中正电荷的方法 - Google Patents

Abstract

本发明提供了一种提取电子器件氧化层中正电荷的方法，包括以下步骤：S100、选择P型半导体材料制备成衬底；S200、在衬底上制备N型外延层；S300、在外延层上形成P⁺源区、P⁺漏区和N⁺阱区；S400、在外延层上生长氧化层；S500、对氧化层进行刻蚀，漏出阱区和衬底，在未刻蚀部分制备电极，形成N⁺源极、N⁺漏极和栅极；S600、将源极和漏极接地，栅氧电场保持正偏置，阱区负偏置，衬底负偏置，检测栅极处的空穴电流；S700、在偏置过程中，检测平带电压变化，提取氧化物层俘获正电荷的状态。本发明基于MOS场效应管制备工艺，在N型半导体材料衬底上形成正电荷测试结构，并通过调置不同电极之间的电压，快速检测正电荷状态，达到高效高灵敏度检测氧化层中正电荷的目的。

Description

提取电子器件氧化层中正电荷的方法

技术领域

本发明涉及电子器件检测技术领域，具体而言，涉及一种提取电子器件氧化层中正电荷的方法。

背景技术

电子器件中氧化层和氧化物/半导体界面的质量直接决定了电子器件性能的好坏，因此深入研究氧化层和氧化物/半导体界面特性对于改进电子器件技术极为关键。

现有研究成果表明，氧化层和氧化物/半导体界面通常存在多种俘获电荷，其产生的原因有很多，如辐射环境中不同能量的质子、电子、重离子、中子及光子会在电子器件内部诱导大量的辐射诱导缺陷；氧化物本身存在缺陷；电子器件经高温(>1100℃)处理后，在450℃下进行氢退火时会引入移动和固定的电荷；工艺玷污会在氧化层表面留下离子电荷等。

电子器件中氧化层俘获正电荷会影响电子器件的质量与可靠性，这些俘获正电荷的状态是一个复杂且亟需研究的问题，而现有技术仍然无法有效检测氧化层中的俘获正电荷。

发明内容

本发明解决的问题是如何提取电子器件氧化层中的正电荷状态。

为解决上述问题，本发明提供一种提取电子器件氧化层中正电荷的方法，包括以下步骤：

S100、选择P型半导体材料制备成衬底；

S200、在所述衬底上制备N型外延层；

S300、在所述外延层上形成P⁺源区、P⁺漏区和N⁺阱区；

S400、在所述外延层上生长氧化层；

S500、对所述氧化层进行刻蚀，漏出所述阱区和衬底，在未刻蚀部分制备电极，形成P⁺源极、P⁺漏极和栅极；

S600、将所述源极和漏极接地，栅氧电场保持负偏置，阱区正偏置，衬底正偏置，检测栅极处的空穴电流；

S700、在偏置过程中，检测平带电压变化，提取氧化物层俘获正电荷的状态。

可选地，所述步骤S600中，栅氧电场保持负偏置，强度为-0.1MV/cm至-8MV/cm。

可选地，所述步骤S600中，阱区正偏置，电压为1V至10V，衬底正偏置，电压为1.2V至11V，保持衬底与阱区的偏置电压差大于等于0.2V。

可选地，所述步骤S100中，所述半导体材料的掺杂浓度大于1e18 cm^-3。

可选地，所述步骤S200中，所述外延层的掺杂浓度小于1e18 cm^-3。

可选地，所述步骤S300中，所述N⁺源区、N⁺漏区和P⁺阱区的掺杂浓度相等，且所述N⁺源区、N⁺漏区和P⁺阱区的掺杂浓度为所述外延层掺杂浓度的10倍以上。

可选地，所述步骤S100中，所述衬底的厚度为1μm至100μm。

可选地，所述步骤S200中，所述外延层的厚度为5μm至50μm。

可选地，所述步骤S300中，所述N⁺源区的沟道长度为1μm至100μm，沟道宽度为10μm至1000μm，所述N⁺漏区的沟道长度为1μm至100μm，沟道宽度为10μm至1000μm，所述P⁺阱区与所述N⁺漏区之间的距离为1μm至100μm。

可选地，所述步骤S400中，所述氧化物层的厚度为2nm至1000nm。

相对于现有技术，本发明基于MOS场效应管制备工艺，在P型半导体材料衬底上形成正电荷测试结构，并通过调置不同电极之间的电压，快速检测正电荷状态，达到高效高灵敏度检测氧化层中正电荷的目的。

附图说明

图1为本发明实施例中提取电子器件氧化层中正电荷的方法流程图；

图2为本发明实施例中电子器件氧化层中正电荷测试结构的制备原理图；

图3为本发明实施例中电子器件氧化层中正电荷测试结构的结构示意图；

图4为本发明实施例一中检测到的测试时间与氧化层电子浓度的关系；

图5为本发明实施例二中检测到的氧化层电子浓度与填充空穴浓度的关系。

附图标记说明：

1-衬底，2-外延层，3-氧化层，4-P⁺源区，5-P⁺漏区，6-N⁺阱区；

t₁-衬底的厚度，t₂-外延层的厚度。

具体实施方式

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。需要说明的是，以下各实施例仅用于说明本发明的实施方法和典型参数，而不用于限定本发明所述的参数范围，由此引申出的合理变化，仍处于本发明权利要求的保护范围内。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

电子器件的氧化层中存在正电荷，会直接影响电子器件的质量与可靠性，但现有研究对此方面的研究较少，如何快速、高效、准确检测电子器件中氧化物层中的俘获正电荷缺陷状态是目前亟待关键问题。本发明的实施例公开一种提取电子器件氧化层中正电荷的方法，其应用对象包括电子器件中各种介电材料，如二氧化硅、氮化硅、氧化铝、氧化铪、氧化锆、磷硅玻璃、砷硅玻璃等。该方法基于MOS场效应管制备工艺，增加特殊测试结构单元，形成氧化层俘获正电荷的快速鉴定与检测方式。

结合图1至图3所示，提取电子器件氧化层中正电荷的方法，包括以下步骤：

S100、选择高掺杂浓度P型半导体材料制备成衬底1，衬底的厚度t₁为1μm至100μm，便于后续进行检测试验。半导体材料的掺杂浓度大于1e18 cm^-3或者阻率为0.00001至10Ω·cm，限定电阻率为或掺杂浓度有利于在衬底1上制备外延层2。

S200、在衬底1上制备N型外延层2，外延层的厚度t₂为5μm至50μm。衬底的厚度t₁是外延层的厚度t₂的0.2至20倍。外延层2的掺杂浓度小于1e18cm^-3或者电阻率为1Ω·cm至10000Ω·cm。

S300、在外延层2上形成P⁺源区4、P⁺漏区5和N⁺阱区6，形成方式可以是离子注入、扩散等。P⁺源区4和P⁺漏区5的沟道长度为1μm至100μm，沟道宽度为10μm至1000μm，沟道宽度是沟道长度的2倍以上，N⁺阱区6与P⁺漏区5之间的距离为1μm至100μm，限定P⁺源区4、P⁺漏区5和N⁺阱区6尺寸，可以保证测试的灵敏度。P⁺源区4、P⁺漏区5和N⁺阱区6的掺杂浓度相等，且为外延层2掺杂浓度的10倍以上，有利于制备电极。

S400、在外延层2上生长氧化层3，氧化层3厚度需控制在2nm至1000nm之间。氧化层3生长方式与电子器件中氧化层3状态一致，其状态包括氧化层3厚度、氧化层3生长方式、氧化层3生长气氛、氧化层3生长环境等。其中，生长方式主要涉及干氧、湿氧、干/湿氧混合等。

S500、对氧化层3进行刻蚀，刻蚀方式可以是干法刻蚀、等离子体刻蚀、湿法刻蚀，漏出阱区和衬底1。在未刻蚀部分制备电极，形成P⁺源极、P⁺漏极和栅极，电极制备方式可以是物理气相淀积、化学气相淀积、金金属化、铝金属化、铜金属化等。

S600、将源极和漏极接地；栅氧电场保持负偏置，强度为-0.1MV/cm至-8MV/cm；阱区正偏置，电压为1V至10V，衬底1正偏置，电压为1.2V至11V，保持衬底1与阱区的偏置电压差大于等于0.2V；检测栅极处的空穴电流，空穴电流不超过1e15/cm²。

S700、在偏置过程中，检测平带电压变化，提取氧化物层俘获正电荷的状态。

本发明的实施例提供一种电子器件氧化层中正电荷缺陷高效高灵敏检测技术，基于MOS场效应管制备工艺，在P型半导体材料衬底上形成正电荷测试结构，并通过调置不同电极之间的电压，快速检测正电荷状态，达到高效高灵敏度检测氧化层中正电荷的目的。该实施方式步骤简单，易于操作，所提出的技术途径能够大幅度降低提取电子器件氧化层中正电荷试验的费用，对材料和器件可靠性、生产制造、空间与核辐射环境效应地面模拟试验和研究具有重大的意义。

实施例一

S100、选择高掺杂浓度P型半导体材料制备成衬底，衬底的厚度t₁为10μm，掺杂浓度为1e19 cm^-3。

S200、在衬底上制备N型外延层，外延层的厚度t₂为20μm，掺杂浓度为1e17cm^-3。

S300、在外延层上形成P⁺源区、P⁺漏区和N⁺阱区，形成方式是离子注入。P⁺源区和P⁺漏区的沟道长度为10μm，沟道宽度为200μm，N⁺阱区与P⁺漏区之间的距离为10μm；P⁺源区、P⁺漏区和N⁺阱区的掺杂浓度为5e18 cm^-3。

S400、在外延层上生长氧化层，氧化层厚度为50nm。

S500、对氧化层进行刻蚀，刻蚀方式是干法刻蚀，漏出阱区和衬底。在未刻蚀部分制备电极，形成P⁺源极、P⁺漏极和栅极，电极制备方式是物理气相淀积。

S600、将源极和漏极接地，栅氧电场保持负偏置，强度为-1MV/cm，阱区正偏置，电压为8.8V，衬底正偏置，电压为9.8V，检测栅极处的空穴电流；调整栅氧电场，将源极和漏极接地，栅氧电场保持负偏置，强度为-5MV/cm，阱区正偏置，电压为8.8V，衬底正偏置，电压为9.8V，检测栅极处的空穴电流。

S700、在偏置过程中，检测平带电压变化，提取氧化物层俘获正电荷的状态。检测结果如图4所示，图中横坐标为测试时间，纵坐标为检测到的氧化层电子浓度，两条曲线表示不同栅氧电场强度时的氧化层俘获正电荷状态。

实施例二

S100、选择高掺杂浓度P型半导体材料制备成衬底，衬底的厚度t₁为100μm，掺杂浓度为1e21cm^-3。

S200、在衬底上制备N型外延层，外延层的厚度t₂为50μm，掺杂浓度为1e15cm^-3。

S300、在外延层上形成P⁺源区、P⁺漏区和N⁺阱区，形成方式是扩散。P⁺源区和P⁺漏区的沟道长度为100μm，沟道宽度为1000μm，N⁺阱区与P⁺漏区之间的距离为100μm；P⁺源区、P⁺漏区和N⁺阱区的掺杂浓度为1e17m^-3。

S400、在外延层上生长氧化层，氧化层厚度为1000nm。

S500、对氧化层进行刻蚀，刻蚀方式是等离子体刻蚀，漏出阱区和衬底。在未刻蚀部分制备电极，形成P⁺源极、P⁺漏极和栅极，电极制备方式是化学气相淀积。

S600、将源极和漏极接地，栅氧电场保持负偏置，强度为-5MV/cm；阱区正偏置，电压为8.8V，衬底正偏置，电压为9.8V，检测栅极处的空穴电流；在完成基础上，再次源极和漏极接地，栅氧电场保持负偏置，强度为-5MV/cm，阱区正偏置，电压为8.8V，衬底正偏置，电压为9.8V，检测栅极处的空穴电流。

S700、在偏置过程中，检测平带电压变化，提取氧化物层俘获正电荷的状态。检测结果如图5所示，图中横坐标为氧化层电子浓度，纵坐标为填充空穴浓度，三条曲线表示不同填充条件时的氧化层俘获正电荷状态。

实施例三

S100、选择高掺杂浓度P型半导体材料制备成衬底，衬底的厚度t₁为1μm，掺杂浓度为5e18cm^-3。

S200、在衬底上制备N型外延层，外延层的厚度t₂为5μm，掺杂浓度为1e16cm^-3。

S300、在外延层上形成P⁺源区、P⁺漏区和N⁺阱区，形成方式是离子注入。P⁺源区和P⁺漏区的沟道长度为1μm，沟道宽度为10μm，P⁺阱区与P⁺漏区之间的距离为1μm；P⁺源区、P⁺漏区和N⁺阱区的掺杂浓度为1e18m^-3。

S400、在外延层上生长氧化层，氧化层厚度为2nm。

S500、对氧化层进行刻蚀，刻蚀方式是湿法刻蚀，漏出阱区和衬底。在未刻蚀部分制备电极，形成P⁺源极、P⁺漏极和栅极，电极制备方式是金金属化。

S600、将源极和漏极接地，栅氧电场保持负偏置，强度为-0.1MV/cm；阱区偏置1V，衬底偏置1.2V，检测栅极处的空穴电流。

S700、在偏置过程中，检测平带电压变化，提取氧化物层俘获正电荷的状态。

实施例四

S100、选择高掺杂浓度P型半导体材料制备成衬底，衬底的厚度t₁为50μm，掺杂浓度为1e20cm^-3。

S200、在衬底上制备N型外延层，外延层的厚度t₂为20μm，掺杂浓度为1e17cm^-3。

S300、在外延层上形成P⁺源区、P⁺漏区和N⁺阱区，形成方式是离子注入。P⁺源区和P⁺漏区的沟道长度为50μm，沟道宽度为500μm，N⁺阱区与P⁺漏区之间的距离为50μm；P⁺源区、P⁺漏区和N⁺阱区的掺杂浓度为1e19m^-3。

S400、在外延层上生长氧化层，氧化层厚度为100nm。

S500、对氧化层进行刻蚀，刻蚀方式是湿法刻蚀，漏出阱区和衬底。在未刻蚀部分制备电极，形成P⁺源极、P⁺漏极和栅极，电极制备方式是铝金属化。

S600、将源极和漏极接地，栅氧电场保持负偏置，强度为-8MV/cm；阱区偏置10V，衬底偏置11V，检测栅极处的空穴电流。

S700、在偏置过程中，检测平带电压变化，提取氧化物层俘获正电荷的状态。

实施例五

S100、选择高掺杂浓度P型半导体材料制备成衬底，衬底的厚度t₁为60μm，掺杂浓度为1e21cm^-3。

S200、在衬底上制备N型外延层，外延层的厚度t₂为30μm，掺杂浓度为1e14cm^-3。

S300、在外延层上形成P⁺源区、P⁺漏区和N⁺阱区，形成方式是离子注入。P⁺源区和P⁺漏区的沟道长度为1μm，沟道宽度为10μm，N⁺阱区与P⁺漏区之间的距离为1μm；P⁺源区、P⁺漏区和N⁺阱区的掺杂浓度为1e18m^-3。

S400、在外延层上生长氧化层，氧化层厚度为60nm。

S500、对氧化层进行刻蚀，刻蚀方式是等离子体刻蚀，漏出阱区和衬底。在未刻蚀部分制备电极，形成P⁺源极、P⁺漏极和栅极，电极制备方式是铜金属化。

S600、将源极和漏极接地，栅氧电场保持负偏置，强度为-4MV/cm；阱区偏置5V，衬底偏置7V，检测栅极处的空穴电流。

S700、在偏置过程中，检测平带电压变化，提取氧化物层俘获正电荷的状态。

实施例六

S100、选择高掺杂浓度P型半导体材料制备成衬底，衬底的厚度t₁为30μm，掺杂浓度为1e22cm^-3。

S200、在衬底上制备N型外延层，外延层的厚度t₂为30μm，掺杂浓度为1e15cm^-3。

S300、在外延层上形成P⁺源区、P⁺漏区和N⁺阱区，形成方式是扩散。P⁺源区和P⁺漏区的沟道长度为30μm，沟道宽度为200μm，N⁺阱区与P⁺漏区之间的距离为50μm；P⁺源区、P⁺漏区和N⁺阱区的掺杂浓度为1e17m^-3。

S400、在外延层上生长氧化层，氧化层厚度为100nm。

S500、对氧化层进行刻蚀，刻蚀方式是干法刻蚀，漏出阱区和衬底。在未刻蚀部分制备电极，形成P⁺源极、P⁺漏极和栅极，电极制备方式是物理气相淀积。

S600、将源极和漏极接地，栅氧电场保持负偏置，强度为-6.6MV/cm；阱区偏置8V，衬底偏置9.5V，检测栅极处的空穴电流。

S700、在偏置过程中，检测平带电压变化，提取氧化物层俘获正电荷的状态。

实施例七

S100、选择高掺杂浓度P型半导体材料制备成衬底，衬底的厚度t₁为10μm，掺杂浓度为1e19cm^-3。

S200、在衬底上制备N型外延层，外延层的厚度t₂为30μm，掺杂浓度为1e17cm^-3。

S300、在外延层上形成P⁺源区、P⁺漏区和N⁺阱区，形成方式是离子注入。P⁺源区和P⁺漏区的沟道长度为20μm，沟道宽度为250μm，N⁺阱区与P⁺漏区之间的距离为20μm；P⁺源区、P⁺漏区和N⁺阱区的掺杂浓度为1e19m^-3。

S400、在外延层上生长氧化层，氧化层厚度为150nm。

S500、对氧化层进行刻蚀，刻蚀方式是干法刻蚀，漏出阱区和衬底。在未刻蚀部分制备电极，形成P⁺源极、P⁺漏极和栅极，电极制备方式是化学气相淀积。

S600、将源极和漏极接地，栅氧电场保持负偏置，强度为-7MV/cm；阱区偏置-9V，衬底偏置-10V，检测栅极处的空穴电流。

S700、在偏置过程中，检测平带电压变化，提取氧化物层俘获正电荷的状态。

虽然本公开披露如上，但本公开的保护范围并非仅限于此。本领域技术人员在不脱离本公开的精神和范围的前提下，可进行各种变更与修改，这些变更与修改均将落入本发明的保护范围。

Claims (10)

1.一种提取电子器件氧化层中正电荷的方法，其特征在于，包括以下步骤：

S100、选择P型半导体材料制备成衬底；

S200、在所述衬底上制备N型外延层；

S300、在所述外延层上形成P⁺源区、P⁺漏区和N⁺阱区；

S400、在所述外延层上生长氧化层；

S500、对所述氧化层进行刻蚀，漏出所述阱区和衬底，在未刻蚀部分制备电极，形成P⁺源极、P⁺漏极和栅极；

S600、将所述源极和漏极接地，栅氧电场保持负偏置，阱区正偏置，衬底正偏置，检测栅极处的空穴电流；

S700、在偏置过程中，检测平带电压变化，提取氧化物层俘获正电荷的状态。

2.根据权利要求1所述的提取电子器件氧化层中正电荷的方法，其特征在于，所述步骤S600中，栅氧电场保持负偏置，强度为-0.1MV/cm至-8MV/cm。

3.根据权利要求2所述的提取电子器件氧化层中正电荷的方法，其特征在于，所述步骤S600中，阱区正偏置，电压为1V至10V，衬底正偏置，电压为1.2V至11V，保持衬底与阱区的偏置电压差大于等于0.2V。

4.根据权利要求1所述的提取电子器件氧化层中正电荷的方法，其特征在于，所述步骤S100中，所述半导体材料的掺杂浓度大于1e18cm^-3。

5.根据权利要求4所述的提取电子器件氧化层中正电荷的方法，其特征在于，所述步骤S200中，所述外延层的掺杂浓度小于1e18cm^-3。

6.根据权利要求5所述的提取电子器件氧化层中正电荷的方法，其特征在于，所述步骤S300中，所述N⁺源区、N⁺漏区和P⁺阱区的掺杂浓度相等，且所述N⁺源区、N⁺漏区和P⁺阱区的掺杂浓度为所述外延层掺杂浓度的10倍以上。

7.根据权利要求1所述的提取电子器件氧化层中正电荷的方法，其特征在于，所述步骤S100中，所述衬底的厚度为1μm至100μm。

8.根据权利要求7所述的提取电子器件氧化层中正电荷的方法，其特征在于，所述步骤S200中，所述外延层的厚度为5μm至50μm。

9.根据权利要求8所述的提取电子器件氧化层中正电荷的方法，其特征在于，所述步骤S300中，所述N⁺源区的沟道长度为1μm至100μm，沟道宽度为10μm至1000μm，所述N⁺漏区的沟道长度为1μm至100μm，沟道宽度为10μm至1000μm，所述P⁺阱区与所述N⁺漏区之间的距离为1μm至100μm。

10.根据权利要求9所述的提取电子器件氧化层中正电荷的方法，其特征在于，所述步骤S400中，所述氧化物层的厚度为2nm至1000nm。

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