CN111834452A - 电子器件 - Google Patents

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Abstract

本发明题为“电子器件”。本发明公开了一种电子器件，并且该电子器件可以包括HEMT。在实施方案中，该HEMT可以包括栅极电极、漏极电极和存取区域。该存取区域可以包括更靠近栅极电极的第一部分和更靠近漏极电极的第二部分。下介电膜可以覆盖存取区域的一部分，并且上介电区域可以覆盖存取区域的另一部分。在另一实施方案中，介电膜可以具有相对正或负电荷以及变化的厚度。在另一实施方案中，HEMT可以包括栅极互连，该栅极互连穿过接触开口延伸到栅极电极。

Description

电子器件
技术领域
本公开涉及电子器件，并且更具体地涉及包括高电子迁移率晶体管的电子器件，高电子迁移率晶体管包括栅极电极和介电膜。
背景技术
增强模式高电子迁移率晶体管可以具有朝着漏极电极延伸的栅场电极，以有助于提高器件的可靠性。但是，栅场电极会增加栅漏电容CGD，这导致米勒比率CGD/CGS更高，其中CGS是栅源电容。影响器件性能的其他参数包括亚阈值斜率和通态电阻RDSON。对于亚阈值斜率，可以在晶体管导通时绘制漏极电流ID与栅极电压VGS。可以在器件关闭时为特定ID或ID范围确定亚阈值斜率。理想情况下，在器件打开时，亚阈值斜率是均匀的，并且RDSON低。改善一个变量通常以牺牲其他参数之一为代价。例如，提高对栅极反弹的电阻可能伴随着较低的器件可靠性，亚阈值斜率的均匀性提高可能伴随着更高的RDSON等。因此，本领域技术人员寻求改善的性能，而对器件参数没有或几乎没有不利影响。
发明内容
本发明要解决的问题是在不将高电子迁移率晶体管的导通状态电阻增加到不可接受的水平的情况下降低高电子迁移率晶体管的米勒比率。
根据本发明的一方面，提供了电子器件。该电子器件可以包括高电子迁移率晶体管。该高电子迁移率晶体管可以包括：栅极电极；漏极电极；存取区域，该存取区域包括更靠近栅极电极的第一部分和更靠近漏极电极的第二部分；第一介电膜，该第一介电膜包括第一材料并且覆盖存取区域的第一部分而不覆盖存取区域的第二部分；第二介电膜，该第二介电膜包括第二材料并覆盖存取区域的第二部分，其中第二材料不同于第一材料。
在实施方案中，栅极电极具有在第一拐角处相交的顶表面和第一侧壁，并且第一介电膜在第一拐角处接触栅极电极的顶表面和侧壁。
在特定实施方案中，电子器件可以进一步包括栅极互连，其中栅极电极具有与第一侧壁相对的第二侧壁，第二侧壁在第二拐角处与顶表面相交，并且栅极互连接触栅极电极的顶表面的一部分并且与第一拐角和第二拐角间隔开。
在更特定的实施方案中，栅场电极是栅极互连的一部分或电连接到栅极互连，其中第一介电膜设置在栅场电极与存取区域的第一部分之间，并且第一介电膜在存取区域上方延伸第一距离，栅场电极在存取区域上方延伸第二距离，并且第二距离在第一距离的0.5倍至2.0倍的范围内。
在另一更特定的实施方案中，电子器件可以进一步包括源极电极，其中第二介电膜包括从栅极互连延伸至漏极电极的第一部分和从栅极互连延伸至源极电极的第二部分。
在另一实施方案中，栅极电极具有主体区域和从主体区域延伸的延伸区域，其中主体区域和延伸区域具有相同的组成并且沿着栅极电极的底表面定位，并且漏极电极相比靠近主体区域更靠近延伸区域。
在进一步的实施方案中，第一介电膜包括Si3N4、SiOkNl(其中k<l)、AlN、AlOrNs(其中r<s)或提供带负电的介电膜的另一含氮介电材料，并且第二介电膜包括Al2O3、AlOtNu(其中t>u)、SiO2、HfO2、SiOmNn(其中m>n)或提供带正电的介电膜的另一含氧介电材料。
在另一方面，提供了一种电子器件。该电子器件可以包括高电子迁移率晶体管。高电子迁移率晶体管可以包括：栅极电极，该栅极电极具有顶表面和侧壁；漏极电极；存取区域，该存取区域包括更靠近栅极电极的第一部分和更靠近漏极电极的第二部分；介电膜，该介电膜接触栅极电极的顶表面和侧壁并覆盖存取区域。介电膜可以是带负电的膜，并且在存取区域的第一部分上方相对较厚，并且在存取区域的第二部分上方相对较薄，或者介电膜可以是带正电的膜，并且在存取区域的第一部分上方相对较薄，并且在存取区域的第二部分上方相对较厚。
在实施方案中，电子器件可以进一步包括作为栅极电极的一部分或电连接到栅极电极的栅场电极，其中栅场电极在介电膜的相对较薄的部分上方延伸，而不在介电膜的相对较厚的部分上方延伸。
在进一步的方面，提供了一种电子器件。该电子器件可以包括高电子迁移率晶体管。该高电子迁移率晶体管可以包括：栅极电极；介电膜，该介电膜覆盖栅极电极并限定至栅极电极的开口，其中介电膜的一部分设置在开口之间；和栅极互连，该栅极互连延伸到介电膜的开口中并且接触介电膜的一部分和栅极电极。
通过本发明实现的技术效果允许高电子迁移率晶体管具有相对较低的米勒比率，而不会将高电子迁移率晶体管的通态电阻增加到不可接受的水平。
附图说明
在附图中以举例说明的方式示出实施方案，而实施方案并不受限于附图。
图1包括图示，该图示包括工件的一部分的截面视图，该工件包括衬底、缓冲层、沟道层、阻挡层和栅极电极。
图2包括在形成下介电膜之后包括图1的工件的截面视图的图示。
图3包括在形成掩模特征并图案化下介电膜之后包括图2的工件的截面视图的图示。
图4包括在移除掩模特征并形成上介电膜之后包括图3的工件的截面视图的图示。
图5包括在形成层间介电层以及漏极电极和源极电极之后包括图4的工件的截面视图的图示。
图6包括在形成另一层间介电层、导电构件和栅极互连之后包括图5的工件的截面视图的图示。
图7包括在形成另一层间介电层和图案化导电层之后包括图6的工件的截面视图的图示。
图8和图9包括根据另一实施方案的包括到栅极电极的图案化开口的工件的一部分的俯视图和截面视图的图示。
图10包括根据另一实施方案的包括具有凹入的阻挡层的工件的一部分的截面视图的图示。
图11包括根据另一实施方案的包括工件的一部分的截面视图的图示，该工件包括形成在凹入的阻挡层内的下介电膜。
图12包括根据另一实施方案的包括工件的一部分的截面视图的图示，该工件包括下介电膜，该下介电膜包括从栅极电极朝向源极电极延伸的部分。
图13包括根据另一实施方案的包括工件的一部分的截面视图的图示，该工件包括具有主体区域和延伸区域的栅极电极。
图14包括根据另一实施方案的包括工件的一部分的截面视图的图示，该工件包括在漏极侧存取区域上方具有变化厚度的介电膜。
技术人员认识到附图中的元件为了简明起见而示出，而未必按比例绘制。例如，附图中一些元件的尺寸可相对于其他元件放大，以有助于改善对本发明的实施方案的理解。
具体实施方式
提供以下与附图相结合的说明以帮助理解本文所公开的教导。以下讨论将着重于该教导内容的具体实现方式和实施方案。提供该着重点以帮助描述所述教导内容，而不应被解释为对所述教导内容的范围或适用性的限制。然而，基于如本申请中所公开的教导内容，可以采用其他实施方案。
III-V材料旨在表示包含至少一种第13族元素和至少一种第15族元素的材料。III-N材料旨在意指包含至少一种第13族元素和氮的半导体材料。
当引用膜或层时，术语“带负电”和“带正电”是相对于二维电子气沿两层(诸如沟道层和阻挡层)之间的异质结的电子密度而言使用的。在没有带负电或带正电的膜或层覆盖在两层的上层(例如，阻挡层)的情况下，二维电子气具有基线电子密度。当带负电的膜或层覆盖上层(例如，阻挡层)时，电子从异质结被排斥，因此降低了电子密度并增加了二维电子气的薄层电阻。当带正电的膜或层覆盖上层(例如，阻挡层)时，电子被吸引到异质结，从而增加了电子密度并降低了二维电子气的薄层电阻。带负电和带正电的膜或层对二维空穴气体的空穴密度具有相反的作用。带负电的膜或层增加了二维空穴气体的空穴密度，而带正电的膜或层减少了二维空穴气体的空穴密度。
术语“包含”、“含有”、“包括”、“具有”或其任何其他变化形式旨在涵盖非排他性的包括。例如，包括一系列特征的方法、制品或设备不一定仅限于那些特征，而是可以包括未明确列出的或此类方法、制品或设备固有的其他特征。另外，除非相反地明确规定，否则“或”是指包括性的或，而不是排他性的或。例如，条件A或B由以下任一项满足：A为真(或存在)而B为假(或不存在)，A为假(或不存在)而B为真(或存在)，以及A和B均为真(或存在)。
另外，使用“一个”或“一种”来描述本文所述的元件和部件。这仅仅是为了方便，并且给出本发明的范围的一般含义。该描述应被视为包括一个(种)、至少一个(种)，或单数形式也包括复数形式，反之亦然，除非明确有相反的含义。例如，当本文描述单项时，可以使用多于一项来代替单项。类似地，在本文描述多于一项的情况下，可用单项替代所述多于一项。
词语“约”、“大约”或“基本上”的使用旨在意指参数的值接近于规定值或位置。然而，细微差值可防止值或位置完全如所规定的那样。因此，从完全如所述的理想目标来看，针对值的至多百分之十(10％)的差值为合理差值。
族编号对应于基于2016年11月28日版IUPAC元素周期表的元素周期表中的列。
除非另外定义，否则本文所用的所有技术和科学术语具有与本发明所属领域的普通技术人员通常理解的含义相同的含义。材料、方法和示例仅为示例性的，而无意进行限制。在本文未描述的情况下，关于具体材料和加工动作的许多细节是常规的，并且可在半导体和电子领域中的教科书和其他来源中找到。
可以使用高电子迁移率晶体管(HEMT)的特征，并提高HEMT的性能。下介电膜的延伸区域可以局部增加栅极电极附近的二维电子气(2DEG)的薄层电阻，并允许更快地耗尽电荷。可以设计局部较高的薄层电阻，以便HEMT的RDSON不能增加1ohm.mm以上。上介电膜可以有助于减小2DEG的薄层电阻，以有助于抵消与下介电膜相对应的一些增加的薄层电阻。CGD可能较低，并且提供较低的米勒比率。HEMT的输出电容(COSS)较低。因此，HEMT具有改善的开关特性。下介电膜可以覆盖栅极电极的顶表面的部分的拐角，并且在导通期间有助于具有更均匀的亚阈值斜率并增加栅极击穿电压。
其他特征也可以为HEMT的设计提供其他优点或替代方案。当HEMT导通时，可以减小栅极电极和栅极互连之间的接触面积，以减小栅极电流。栅极电极附近的阻挡层内的凹部可以用于有助于增加HEMT的阈值电压。该凹部可以包括或可以不包括下介电膜的延伸区域。下介电膜可以包括在阻挡层的源极侧存取区域上方的源极侧延伸区域。源极侧延伸区域可以有助于增加HEMT的阈值电压。栅极电极可以包括可以有助于增加HEMT的阈值电压的主体区域和延伸区域。
在一方面，电子器件可以包括高电子迁移率晶体管，该高电子迁移率晶体管包括栅极电极、漏极电极以及存取区域，该存取区域包括更靠近栅极电极的第一部分和更靠近漏极电极的第二部分。该电子器件可以进一步包括第一介电膜和第二介电膜，其中第一介电膜包括第一材料并且覆盖存取区域的第一部分而非第二部分，第二介电膜包括第二材料并且覆盖存取区域的第二部分，其中第二材料不同于第一材料。
在另一方面，电子器件可以包括高电子迁移率晶体管，该高电子迁移率晶体管包括具有顶表面和侧壁的栅极电极、漏极电极以及存取区域，该存取区域包括更靠近栅极电极的第一部分和更靠近漏极电极的第二部分。该电子器件可以进一步包括介电膜，该介电膜接触栅极电极的顶表面和侧壁并且覆盖存取区域。介电膜可以包括带负电荷的第一材料，并且介电膜在存取区域的第一部分上方相对较厚，并且在存取区域的第二部分上方相对较薄，或者介电膜可以包括带正电荷的第二材料，并且介电膜在存取区域的第一部分上方相对较薄，并且在存取区域的第二部分上方相对较厚。
在另一方面，电子器件可以包括高电子迁移率晶体管，该高电子迁移率晶体管包括栅极电极；介电膜，该介电膜覆盖栅极电极并限定至栅极电极的开口，其中介电膜的一部分设置在开口之间；和栅极互连，该栅极互连延伸到介电膜的开口中并且接触介电膜的一部分和栅极电极。
图1包括正在形成HEMT的工件100的一部分的截面视图。工件100可以包括衬底102、缓冲层104、沟道层106、阻挡层108和栅极电极124。衬底102可以包括硅、蓝宝石(单晶Al2O3)、碳化硅(SiC)、氮化铝(AlN)、氧化镓(Ga2O3)、尖晶石(MgAl2O4)、另一种合适的基本上单晶的材料等。沿着主表面的具体材料和晶体取向的选择可以根据上面覆盖半导体层的组成来选择。
缓冲层104可以包括III-N材料，并且在具体实施方案中，包括AlaGa(1-a)N，其中0≤a≤1。缓冲层104的组成可以取决于沟道层106的组成和HEMT的设计操作电压。缓冲层104的组成可以随厚度变化，使得缓冲层104在更靠近衬底102处其铝含量相对较高，并且在更靠近沟道层106处其镓含量相对较高。在特定实施方案中，靠近衬底102的缓冲层104中的阳离子(金属原子)含量可以是10原子％至100原子％的Al，其余为Ga，并且靠近沟道层106的缓冲层104中的阳离子含量可以是0原子％至50原子％的Al，其余为Ga。在另一实施方案中，缓冲层104可以包括多个膜。缓冲层104可以具有在大约1微米至5微米的范围内的厚度。
沟道层106可以包括AlxGa(1-x)N，其中0≤x≤0.1，并且具有在大约20nm至4000nm的范围内的厚度。在特定实施方案中，沟道层106是GaN层(x＝0)。沟道层106可以无意中掺杂或掺杂有电子供体(n型)掺杂物或电子受体(p型)掺杂物。2DEG 110可以形成在沟道层106和阻挡层108的界面附近，并且在处于导通状态时负责晶体管结构的高迁移率和较低的电阻率。2DEG电子的任何减少将增加HEMT的RDSON。在一个实施方案中，受体(当载体是电子时)或供体(当载体是空穴时)的浓度可以合理地保持尽可能低。
在具体实施方案中，当使用金属有机化学气相沉积(MOCVD)来形成沟道层106时，受体可以包括来自源气体(例如，Ga(CH3)3)的碳。在一个具体实施方案中，最低陷阱浓度是期望的，但是可能受到生长或沉积条件以及前体纯度的限制。因此，随着沟道层106的生长，一些碳可能变得被掺入，并且这种碳可导致无意掺杂。碳含量可以通过控制沉积条件诸如沉积温度和流速来控制。在实施方案中，沟道层106具有大于0且小于1×1014个原子/cm3或小于1×1015个原子/cm3并且在另一实施方案中至多1×1016个原子/cm3的载流子杂质浓度。在又一个实施方案中，载流子杂质浓度在1×1013个原子/立方厘米至1×1016个原子/立方厘米的范围内。
在一个实施方案中，沟道层106具有至少50nm的厚度。当厚度小于50nm时，2DEG可能更难生成、维持或两者皆难。在另一个实施方案中，沟道层106具有至多5000nm的厚度。在另一个实施方案中，沟道层106的厚度可以是至多1000nm并且提供良好的动态RDSON。在特定实施方案中，在50nm至1000nm范围内的厚度可以提供足够厚的沟道层106，以允许2DEG的适当生成和维持，并且仍然获得合理的动态RDSON。尽管未示出，但是如果需要，可以在沟道层106与阻挡层108之间使用间隔层。
阻挡层108可以包含III-V半导体材料，诸如III-N半导体材料。在实施方案中，阻挡层108可以包括AlyInzGa(1-y-z)N，其中0≤y≤1.0，0≤z≤0.3，并且0<(y+z)≤1。与沟道层106相比，阻挡层108可以具有较低的Ga含量。在实施方案中，如先前关于沟道层106所描述的，阻挡层108可以是未掺杂的或无意掺杂的。阻挡层108可以具有如先前关于沟道层106所描述的任何掺杂物浓度。在实施方案中，阻挡层108和沟道层106可以具有基本相同的浓度或不同的掺杂物浓度。在另一实施方案中，阻挡层108的至少一部分可以掺杂有可以改善接触电阻的p型掺杂物；然而，较低的接触电阻可能伴随着在沟道层106和阻挡层108之间的界面处与2DEG 110相关的薄层电阻的增加。
阻挡层108可以包括单个膜或多个膜。当阻挡层108包括多个膜时，铝含量可以保持为基本相同的或者随着距沟道层106的距离增加而增加。随着阻挡层108中铝含量的增加，阻挡层108的厚度可以相对较薄。在一个实施方案中，阻挡层108具有至少10nm的厚度，并且在另一个实施方案中，阻挡层108具有至多150nm的厚度。在特定实施方案中，阻挡层108具有在20nm至90nm范围内的厚度。
缓冲层104、沟道层106和阻挡层108使用外延生长技术形成，并且因此阻挡层108、沟道层106和缓冲层104的至少一部分可以是单晶的。在一个具体实施方案中，可使用金属有机化学气相沉积形成含金属膜。
栅极电极124可以包括III-V半导体材料。这种材料的示例可以包括p型半导体材料。在实施方案中，栅极电极124可以包括p型掺杂的AlcGa(1-c)N，其中0≤c≤1。在特定实施方案中，栅极电极124包括p型掺杂物，诸如Mg、Zn、Cd等。在另一实施方案中，栅极电极124中的掺杂物浓度可以具有至少1×1018个原子/cm3的掺杂物浓度。在另一个实施方案中，掺杂物浓度为至多1×1021个原子/立方厘米。栅极电极124的厚度在20nm至300nm的范围内。
可以使用可用于形成沟道层106或阻挡层108的任何技术来形成用于栅极电极124的栅极电极层。p型掺杂物可以原位掺入或在沉积后引入膜中。可以对栅极电极层进行图案化以形成栅极电极124。除了在栅极124下方，2DEG 110沿着沟道层106和阻挡层108之间的界面定位。因此，形成的晶体管是增强模式HEMT。栅极电极124具有漏极侧侧壁1242、源极侧侧壁1246、顶表面1244和底表面1248。漏极侧侧壁1242和顶表面1244在上漏极侧拐角处相交，漏极侧侧壁1242和底表面1248在下漏极侧拐角处相交。源极侧侧壁1246和顶表面1244在上源极侧拐角处相交，源极侧侧壁1246和底表面1248在下源极侧拐角处相交。在本说明书的后面部分将介绍表面和拐角的重要性。阻挡层108的未被栅极电极124覆盖的部分在本文中被称为存取区域，并且包括漏极侧存取区域132和源极侧存取区域136。
如图2所示，在栅极电极124和阻挡层108上方形成下介电膜242。下介电膜242可以是带负电的膜。带负电的膜内的负电荷可通过以下产生(1)在这种膜(例如，下介电膜242)和更接近2DEG的紧邻膜或层(例如，阻挡层108)之间的界面处的固定负电荷或(2)这种膜(例如，下介电膜242)的本体内的负电荷。因此，电子从沟道层106和阻挡层108之间的界面被排斥。2DEG 210的位置与2DEG 110相似，并且与2DEG 110相比，具有更高的薄层电阻(导电性较低)。在实施方案中，下介电膜242可以包括含氮化合物。当下介电膜242的材料包括氧氮化物时，氧氮化物中的N的原子含量可以大于氧氮化物中的O的原子含量。下介电膜242可包括Si3N4、SiOkNl(其中k<1)、AlN、AlOrNs(其中r<s)，或另一种适于产生带负电的膜的含氮介电材料。
下介电膜242的厚度足以影响2DEG的薄层电阻。下介电膜242接触栅极电极124的侧壁1242和1246以及顶表面1244。在实施方案中，下介电膜242的厚度为至少1nm。2DEG的薄层电阻随着下介电膜242的厚度的增加而增加，直到该厚度大于10nm。可以使用厚度的进一步增加；然而，这种增加的厚度将不会显著增加薄层电阻。在实施方案中，厚度可以是至多50nm、至多25nm或至多15nm。可以使用等离子体增强原子层沉积(PEALD)或低压化学气相沉积(LPCVD)来形成下介电膜242。如果需要或期望，下介电膜242可以在400℃至800℃范围内的温度下退火2分钟至120分钟范围内的时间。在退火期间可以使用多种不同的气体。退火气体可以包括氨气(NH3)、有或没有惰性气体(诸如稀有气体)的氢(H2)、氧气(O2)等。
如图3所示，掩模特征342形成在下介电膜242上方，并且移除下介电膜242的暴露部分。下介电膜242的其余部分覆盖栅极电极124的侧壁1242和1246以及顶表面1244，并且包括覆盖阻挡层108的漏极侧存取区域132并朝向将随后形成漏极电极的位置横向延伸的漏极侧延伸区域2422。当覆盖栅极电极124的漏极侧侧壁1242、顶表面1244和上漏极侧拐角时，与在栅极电极124的顶表面1244和上拐角不存在下介电膜242相比，可以改善HEMT的亚阈值斜率(当晶体管导通时更均匀)。关于漏极侧延伸2422的更多信息在稍后关于随后形成的栅场电极的本说明书中提供。在本说明书中稍后示出和描述的另一实施方案中，下介电膜242可以具有源极侧延伸区域，该源极侧延伸区域覆盖在源极侧存取区域136并且朝向随后将形成源极电极的位置横向地延伸。在下介电膜242被图案化之后，移除掩模特征。
如图4所示，在下介电膜242和阻挡层108上方形成上介电膜444。上介电膜444可以是带正电的膜。带正电的膜内的正电荷可以通过以下产生(1)在这样的膜(例如，上介电膜444)和更接近2DEG的紧邻膜或层(例如，阻挡层108)之间的界面处的固定正电荷或(2)这种膜(例如，上介电膜444)的本体内的正电荷。因此，电子可以被吸引到沟道层106和阻挡层108之间的界面。与2DEG 210相比，2DEG 410具有更低的薄层电阻(导电性更高)。与2DEG110相比，2DEG 410可以具有基本相同或更低的薄层电阻。在实施方案中，上介电膜444可以包括含氧化合物。当上介电膜444的材料包括氧氮化物时，氧氮化物中的O的原子含量可以大于氧氮化物中的N的原子含量。上介电膜444可以包括Al2O3、AlOtNu(其中t>u)、SiO2、HfO2、SiOmNn(其中m>n)或另一种适于产生带正电的膜的含氧介电材料。
上介电膜444的厚度足以影响2DEG的薄层电阻。在实施方案中，上介电膜444的厚度为至少1nm。薄层电阻随着上介电膜444的厚度增加而减小，直到厚度大于10nm。可以使用厚度的进一步增加；然而，这种增加的厚度不会显著降低薄层电阻。在实施方案中，厚度可以是至多50nm、至多25nm或至多15nm。可以使用等离子体增强原子层沉积(PEALD)或沉积金属的薄膜并热氧化该金属来形成上介电膜444。与下介电膜242不同，上介电膜444覆盖所有的存取区域132和136，并且在该过程中此时没有被图案化。如果需要或期望，上介电膜444可以在400℃至800℃范围内的温度下退火2分钟至120分钟范围内的时间。在退火期间可以使用多种不同的气体。退火气体可以包括氨气(NH3)、有或没有惰性气体(诸如稀有气体)的氢(H2)、氧气(O2)等。在特定实施方案中，在形成上介电膜444之前可以不对下介电膜242进行退火，并且可以在同一退火期间对介电膜242和444两者进行退火。
图5示出了在形成层间介电(ILD)层500、漏极电极522和源极电极526之后的工件。可以在上介电膜444上方形成ILD层500。ILD层500可以包括氧化物、氮化物或氮氧化物，并且包括一个膜或一个以上的膜。ILD层500可以具有在50nm至500nm范围内的厚度。
ILD层500可以被图案化以限定用于漏极电极522和源极电极526的接触开口502和506。接触开口502和506可以延伸穿过ILD层500以及介电膜242和444。在实施方案中，接触开口502和506落在阻挡层108上。在另一实施方案中，接触开口502和506可以延伸穿过阻挡层108的一部分但并非全部厚度，或者延伸穿过阻挡层108的全部厚度并与沟道层106接触。在特定实施方案中，形成接触开口502和506，使得阻挡层108的部分设置在沟道层106与漏极电极522和源极电极526之间。漏极电极522和源极电极526下方的阻挡层108的厚度可以与栅极电极124的底表面1248下方的阻挡层108的厚度不同。
用于漏极电极522和源极电极526的导电层形成在ILD层500上方并且在接触开口502和506内。导电层可包括单个膜或多个膜。在一个实施方案中，导电层可以包括粘合膜和阻挡膜。这种膜可以包含Ta、TaSi、Ti、TiW、TiSi、TiN等。导电层可还包括导电体膜。体膜可以包含Al、Cu或另一种材料，其比导电层内的其他膜更导电。在一个实施方案中，体膜可包含至少90重量％的Al或Cu。体膜可具有至少与导电层内的其他膜一样厚的厚度。在一个实施方案中，体膜的厚度在20nm至900nm的范围内，并且在一个更具体实施方案中，在50nm至500nm的范围内。在导电层中可以使用更多或更少的膜。导电层内膜的数量和组成可以取决于特定应用的需要或期望。在阅读本说明书后，技术人员将能够确定调制为适合其器件的导电层的组成。导电层被图案化以形成漏极电极522和源极电极526。
图6示出了在形成另一ILD层600、导电构件622和626以及栅极互连624之后的工件。绝缘层600可以具有如先前关于ILD层500所描述的任何组成、膜的数量和厚度。与ILD层500相比，ILD 600可以具有相同的组成或不同的组成，相同或不同数量的膜以及相同或不同的厚度。
ILD层600可以被图案化以限定用于导电构件622和626以及栅极互连624的开口。用于导电构件622和626的接触开口穿过ILD层600延伸到漏极电极522和源极电极526。用于栅极互连624的接触开口可以延伸穿过ILD层500和600以及介电膜242和444。从图6中可以看出，用于栅极互连624的接触开口横向偏移，使得介电膜242和444覆盖栅极电极124的上漏极侧拐角和上源极侧拐角以及顶表面1244的一部分。与自对准栅极工艺(其中，上拐角未被具有相对负电荷的介电膜覆盖)相比，本文所述的实施方案具有更好的亚阈值斜率，因为下介电膜242有助于抵消栅极电极124中的空穴(正电荷载流子)。
用于导电构件622和626以及栅极互连624的导电层形成在ILD层600上方和接触开口内。用于导电构件622和626以及栅极互连624的导电层可以具有如先前关于用于漏极电极522和源极电极526的导电层所描述的任何组成、膜的数量和厚度。与用于漏极电极522和源极电极526的导电层相比，用于导电构件622和626以及栅极互连624的导电层可以具有相同的组成或不同的组成、相同或不同数量的膜以及相同或不同的厚度。导电层被图案化以形成导电构件622和626以及栅极互连624。
在该实施方案中，栅极互连624包括栅场电极6242。下介电膜242的漏极侧延伸2422和栅场电极6242中的每一者在漏极侧存取区域132上方横向延伸。如本文所用，横向地或横向方向基本上平行于沟道层106和阻挡层108之间的界面。在实施方案中，每个漏极侧延伸区域2422和栅场电极6242在漏极侧存取区域132上方横向地延伸至多8微米、至多6微米或至多4微米。当以分数表示时，每个漏极侧延伸区域2422和栅场电极可以横向延伸栅极电极124和漏极电极522之间的漏极侧存取区域132的距离的至多0.5倍、至多0.4倍或至多0.3倍。在实施方案中，漏极侧延伸区域2422和栅场电极6242在漏极侧存取区域132上方横向延伸的距离可以基本相同。在实施方案中，栅场电极6242在漏极侧存取区域132上方横向延伸的距离可以是在下介电膜242的漏极侧延伸2422在漏极侧存取区域132上方横向延伸的距离的0.5倍至2.0倍的范围内。在特定实施方案中，漏极侧延伸区域2422和栅场电极6242在漏极侧存取区域132上方横向延伸的距离基本相同。
在另一实施方案中，栅场电极6242可以与栅互极连624分开。例如，居间的导电构件可以提供栅极互连，并且另一导电构件可以包括栅场电极6242。在另一实施方案中，居间的导电构件可以位于栅极电极124与包括栅极互连和栅场电极的另一导电构件之间。在所有实施方案中，栅场电极6242不是必需的。栅场电极6242是可选特征，其可以有助于影响沿晶体管的漏极侧在栅极电极124附近的电场。
图7示出了在形成另一ILD层700以及导电构件722和726之后的工件。绝缘层700可以具有如先前关于ILD层500所描述的任何组成、膜的数量和厚度。与每个ILD层500和600相比，ILD 700可以具有相同的组成或不同的组成、相同或不同数量的膜以及相同的厚度或不同的厚度。ILD层700可以被图案化以限定用于导电构件722和726的开口。用于导电构件722和726的接触开口穿过ILD层700延伸至分别连接到漏极电极522和源极电极526的导电构件622和626。
用于导电构件722和726的导电层形成在ILD层700上方和接触开口内。用于导电构件722和726的导电层可以具有如先前关于漏极电极522和源极电极526的导电层所描述的任何组成、膜的数量和厚度。与用于漏极电极522和源极电极526和导电构件622和626的导电层相比，用于导电构件722和726的导电层可以具有相同的组成或不同的组成、相同或不同数量的膜以及相同的厚度或不同的厚度。导电层被图案化以形成导电构件722和726。
在该实施方案中，导电构件722包括在漏极侧存取区域132上方横向延伸的漏场电极7222，并且导电构件726包括在漏极侧存取区域132上方横向延伸的源场电极7262。漏场电极7222和源场电极7262之间的空间足以使得联接到导电构件722和726的漏极端子和源极端子之间击穿或漏电流的机会很小。类似于栅场电极6242，漏场电极7222和源场电极7262影响沿着漏极侧存取区域132以及其下方的电场。与栅场电极6242相比，源场电极7262在漏极侧存取区域132上方横向延伸得更远，并且漏极电极522比栅场电极6242更靠近源场电极7262。
图8和图9示出了根据另一实施方案的具有到栅极电极124的图案化开口的工件。如图4所示在形成上介电膜444之后，可以对栅极电极124上方的下介电膜242和上介电膜444进行图案化，以限定到栅极电极124的开口824。在所示的实施方案中，介电膜242和444的其余部分形成限定开口824的格子。在形成ILD层500之后，对ILD层500进行图案化以形成源极接触开口506和栅极接触开口904。形成导电层并对其进行图案化以形成源极电极526和栅极互连924。在该实施方案中，栅极互连924由与源极电极526相同的导电层形成。在另一实施方案中，与源极电极526相比，栅极互连924可以形成在不同的高度上。栅极互连924包括栅场电极9242，该栅场电极可以具有如先前关于栅极互连624和栅场电极6242所描述的任何组成和尺寸。也可以形成漏极电极522；然而，图8和图9的比例不同于图5至图7以更好地示出图8和图9中的特征。
与用于栅极互连624的接触开口相比，开口824减少了栅极电极124和栅极互连924之间的接触面积的量。减小的接触面积增加了联接到栅极互连924的栅极端子和栅极电极124之间的电阻。当HEMT导通或HEMT被负栅极电压(VGS<0)关闭时，增加的电阻可以有助于降低栅极电流(IG)。
在另一实施方案中，如图10所示，阻挡层108可以在漏极侧存取区域132内包括凹部1032。凹部1032可以有助于增加所形成的HEMT的阈值电压。凹部1032可以具有延伸穿过阻挡层108的厚度的至多60％、至多40％或至多20％的深度。凹部1032可以如先前关于下介电膜242的漏极侧延伸区域2422所描述的横向延伸到漏极侧存取区域132中任何距离。在特定实施方案中，可以不形成下介电膜242，并且可以执行如上描述的以上介电膜444的形成开始的剩余过程。在另一特定实施方案中，具有或不具有漏极侧延伸区域2422的下介电膜242可以形成在凹部1032内，如图11所示。与漏极侧延伸区域2422相比，凹部1032可以横向延伸大致相同的距离到漏极侧存取区域132中。在另一个实施方案中，与漏极侧延伸区域2422相比，漏极侧延伸区域2422可以横向延伸明显不同的距离到漏极侧存取区域132中。当用分数表示时，凹部1032横向延伸到漏极侧存取区域132中的距离可以是在漏极侧延伸2422在漏极侧存取区域132上方横向延伸的距离的0.5倍至2.0倍的范围内。2DEG 1110位于漏极侧延伸2422的下方，并且比2DEG 410具有更高的薄层电阻。2DEG 1110的薄层电阻可以与2DEG210基本相同或明显更高。
图12示出了下介电膜1243包括漏极侧延伸区域12432和源极侧延伸区域12436的实施方案。可以出于先前关于下介电膜242的延伸区域2422所描述的任何原因来使用漏极侧延伸区域12432。源极侧延伸区域12436可以有助于增加HEMT的阈值电压。
下介电膜1243可以具有如先前针对下介电膜242所述的任何组成和厚度。漏极侧延伸区域12432可以在漏极侧存取区域132上方延伸任何距离。源极侧延伸区域12436可以在源极侧存取区域136上方从栅极电极124部分或完全横向延伸至源极电极526。在实施方案中，源极侧延伸区域12436可以从栅极电极124横向延伸0.1微米至0.2微米范围内的距离。这样的距离可以在不增加2DEG的薄层电阻的情况下有助于增加阈值电压，如果源极侧延伸区域12436覆盖所有源极侧存取区域136将增加2DEG的薄层电阻。2DEG 210位于源极侧延伸区域12436的下方，而2DEG 410位于源极侧存取区域136的未被源极侧延伸区域12436覆盖的部分的下方。
图13示出了另一实施方案，其中栅极电极1324包括主体区域13244和延伸区域13242。延伸区域13242可以有助于增加延伸区域13242下方的2DEG 1310的薄层电阻。延伸区域13242的厚度足以增加2DEG 1310的薄层电阻，但是未厚到有效地消除2DEG 1310。在实施方案中，延伸区域13242的厚度为至少5nm、至少8nm或至少11nm，并且在另一实施方案中，延伸区域13242的厚度为至多40nm、至多36nm或至多32nm。延伸区域13242可以朝向漏极电极522横向延伸如先前关于下介电膜242的延伸区域2422所描述的任何距离。因此，漏极电极522相比靠近主体区域13244更靠近延伸区域13242。下介电膜242不是必需的，因此，下介电膜242是可选的。在另一实施方案中(未示出)，栅极电极1324的另一延伸区域可以从主体区域13244朝向源极电极526横向地延伸。
图14包括另一实施方案，其中具有变化厚度的介电膜1444可以用作上介电膜242和下介电膜444的替代方案。并未按比例绘制介电膜1444，以提高对该构思的理解。在所示的实施方案中，介电膜1444可以是带负电的膜，并且包括如先前关于下介电膜242所述的任何材料。在漏极侧存取区域132上方，介电膜1444在更靠近栅极电极124处较厚，并且在更靠近漏极电极522处较薄。厚度的变化导致2DEG 1410内电子密度的变化。对于2DEG 1410，在栅极电极124附近，电子密度较低，薄层电阻较高，并且在漏极电极522附近，电子密度较高，薄层电阻较低。
在另一实施方案中(未示出)，介电膜1444可以是带正电的膜，并且包括如上关于上介电膜444所述的任何材料。在漏极侧访问区132上方，介电膜1444在更靠近栅极电极124处较薄，并且在更靠近漏极电极522处较厚。厚度的变化导致2DEG 1410内电子密度的变化。对于2DEG 1410，在栅极电极124附近，电子密度较低，薄层电阻较高，并且在漏极电极522附近，电子密度较高，薄层电阻较低。
当带负电或带正电的介电膜的厚度大于10nm或更大时，随着介电膜厚度的进一步增加，2DEG 1410的电子密度的变化变得不明显。当介电膜1444是带负电的膜时，其厚度可以在栅极电极124附近至少为10nm或更大，并且可以在靠近漏极电极522处具有1nm的厚度。介电膜1444可以或可以不完全延伸到漏极电极522。当介电膜1444带正电时，其厚度可以在漏极电极522附近至少为10nm或更大，并且可以在栅极电极124附近具有1nm的厚度。介电膜1444可以或可以不完全延伸到栅极电极124。介电膜1444的厚度可以作为距离的连续函数而改变，或者可以以不连续的步幅改变。
在又一实施方案中，当介电膜1444(作为下介电膜)是带负电的膜时，介电膜1444及其变化的厚度可以与上介电膜444一起使用，或者当介电膜1444(作为上介电膜)是带正电的膜时，介电膜及其变化的厚度可以与下介电膜242一起使用。
在另一实施方案中，栅极电极124可以由栅极介电层和金属栅极电极代替。栅极介电层可以包括电绝缘的氮化物或氧化物的一个或多个膜。栅极介电层的厚度可以在2nm至40nm的范围内。栅极电极可以包括金属、金属合金、金属硅化物等的一个或多个膜。最接近栅极介电层的膜可以具有功函数，该功函数有助于为HEMT提供期望的阈值电压。栅极电极可以包括Ti、TiN、Al、Pd、Pt、W、Au、Ni或其堆叠或其任意组合，并且厚度在50nm至500nm的范围内。在不偏离本文描述的构思的情况下，可以使用用于栅极介电层和栅极电极的其他组成和厚度。工艺流程可以继续形成图2中的下介电膜242和如前所述其他随后形成的特征。
如本文所述的实施方案可以有助于晶体管的性能。下介电膜的延伸区域可以局部增加栅极电极附近的2DEG的薄层电阻，并允许更快地耗尽电荷。可以设计局部较高的薄层电阻，以便晶体管的RDSON不能增加超过1ohm.mm。上介电膜可以有助于减小2DEG的薄层电阻，以有助于抵消与下介电膜相对应的一些增加的薄层电阻。CGD可能较低，并且提供较低的米勒比率。HEMT的输出电容(COSS)较低。因此，HEMT具有改善的开关特性。下介电膜有助于在导通期间获得更均匀的亚阈值斜率，并增加栅极击穿电压。
特定实施方案可以为HEMT的设计提供其他优点或替代方案。当HEMT导通时，可以减小栅极电极和栅极互连之间的接触面积，以减小栅极电流。当栅极电极接触阻挡层或沟道层时，这样的实施方案可能是有用的。栅极电极附近的阻挡层内的凹部可以用于有助于增加HEMT的阈值电压。该凹部可以包括或可以不包括下介电膜的延伸区域。
下介电膜可以包括在阻挡层的源极侧存取区域上方的源极侧延伸区域。源极侧延伸区域可以有助于增加HEMT的阈值电压。在特定实施方案中，源极侧延伸可以仅部分地朝向源极电极横向延伸，因此，与完全延伸至源极电极的源极侧延伸相比，源极电极附近的2DEG可以具有较低的薄层电阻。
在又一个实施方案中，栅极电极可以包括主体区域和延伸区域。可以使用也可以不使用用于下介电膜的延伸区域。仍然可以使用沿着栅极电极的侧壁和顶表面的下介电膜，以保护栅极电极的上漏极侧和源极侧拐角，这可以有助于改善HEMT的亚阈值特性。
许多不同的方面和实施方案是可能的。那些方面和实施方案中的一些在下文进行描述。在阅读本说明书后，技术人员将认识到，那些方面和实施方案仅为示例性的，而不限制本发明的范围。实施方案可根据如下所列的项目中的任一者或多者。
实施方案1。一种包括高电子迁移率晶体管的电子器件，该高电子迁移率晶体管包括：栅极电极漏极电极；存取区域，该存取区域包括更靠近栅极电极的第一部分和更靠近漏极电极的第二部分；第一介电膜，该第一介电膜包括第一材料并且覆盖存取区域的第一部分而不覆盖存取区域的第二部分；第二介电膜，该第二介电膜包括第二材料并覆盖存取区域的第二部分，其中第二材料不同于第一材料。
实施方案2。根据实施方案1所述的电子器件，其中第一介电膜包括Si3N4、SiOkNl(其中k<l)、AlN、AlOrNs(其中r<s)或提供带负电的介电膜的另一含氮介电材料，并且第二介电膜包括Al2O3、AlOtNu(其中t>u)、SiO2、HfO2、SiOmNn(其中m>n)或提供带正电的介电膜的另一含氧介电材料。
实施方案3。根据实施方案1所述的电子器件，其中栅极电极具有在第一拐角处相交的顶表面和第一侧壁，并且第一介电膜在第一拐角处接触栅极电极的顶表面和侧壁。
实施方案4。根据实施方案3所述的电子器件，该电子器件进一步包括栅极互连，其中栅极电极具有与第一侧壁相对的第二侧壁，第二侧壁在第二拐角处与顶表面相交，并且栅极互连接触栅极电极的顶表面的一部分并且与第一拐角和第二拐角间隔开。
实施方案5。根据实施方案4所述的电子器件，其中第一介电膜限定到栅极电极的开口，第一介电膜的一部分设置在开口之间，并且栅极互连延伸到介电膜的开口中并接触栅极电极。
实施方案6。根据实施方案4所述的电子器件，其中栅场电极是栅极互连的一部分或电连接到栅极互连，其中第一介电膜设置在存取区域的第一部分与栅场电极之间。
实施方案7。根据实施方案6所述的电子器件，其中第一介电膜在存取区域上方延伸第一距离，栅场电极在存取区域上方延伸第二距离，并且第二距离在第一距离的0.5倍至2.0倍的范围内。
实施方案8。根据实施方案7所述的电子器件，该电子器件进一步包括源极电极和作为源极电极的一部分或电连接到源极电极的源场电极，其中：
漏极电极相比靠近栅极电极的第二拐角更靠近栅极电极的第一拐角，
第一介电膜包括氮化硅，第二介电膜包括氧化铝，
第一介电膜在第二拐角处接触栅极电极的顶表面和第二侧壁，
第二介电膜覆盖存取区域的第一部分，并且
漏极电极相比靠近栅场电极更靠近源场电极。
实施方案9。根据实施方案8所述的电子器件，其中第二介电膜包括从栅极互连延伸至漏极电极的第一部分和从栅极互连延伸至源极电极的第二部分。
实施方案10。根据实施方案4所述的电子器件，该电子器件进一步包括源极电极和作为源极电极的一部分或电连接到源极电极的源场电极，其中源场电极的至少一部分覆盖栅场电极。
实施方案11。根据实施方案1所述的电子器件，该电子器件进一步包括在栅极电极下方的阻挡层，其中阻挡层在更靠近栅极电极处相对较薄并且在更靠近漏极电极处相对较厚。
实施方案12。根据实施方案1所述的电子器件，其中栅极电极具有主体区域和从主体区域延伸的延伸区域，其中主体和延伸区域具有相同的组成并且沿着栅极电极的底表面定位，并且漏极电极相比靠近主体区域更靠近延伸区域。
实施方案13。根据实施方案1所述的电子器件，该电子器件进一步包括源极电极，其中第一介电膜从栅极电极向源极电极延伸距离的至少一部分。
实施方案14。根据实施方案1所述的电子器件，该电子器件进一步包括：沟道层，该沟道层包括AlxGa(1-x)N，其中0≤x≤0.1；和阻挡层，该阻挡层包括AlyInzGa(1-y-z)N，其中0≤y≤1.0，0≤z≤0.3，0<(y+z)≤1，与沟道层相比，阻挡层具有较低的Ga含量，并且阻挡层设置在沟道层和栅极电极之间。
实施方案15。根据实施方案1所述的电子器件，其中栅极电极包括III-N半导体材料。
实施方案16。根据实施方案1所述的电子器件，该电子器件进一步包括在栅极电极下方的栅极介电层，其中栅极电极包括与栅极介电层接触的金属或金属合金。
实施方案17。一种包括高电子迁移率晶体管的电子器件，该高电子迁移率晶体管包括：栅极电极，该栅极电极具有顶表面和侧壁；漏极电极；存取区域，该存取区域包括更靠近栅极电极的第一部分和更靠近漏极电极的第二部分；介电膜，该介电膜接触栅极电极的顶表面和侧壁并覆盖存取区域；介电膜可以是带负电的膜，并且在存取区域的第一部分上方相对较厚，并且在存取区域的第二部分上方相对较薄，或者介电膜可以是带正电的膜，并且在存取区域的第一部分上方相对较薄，并且在存取区域的第二部分上方相对较厚。
实施方案18。根据实施方案17所述的电子器件，该电子器件进一步包括作为栅极电极的一部分或电连接到栅极电极的栅场电极，其中栅场电极在介电膜的相对较薄的部分上方延伸，而不在介电膜的相对较厚的部分上方延伸。
实施方案19。一种包括高电子迁移率晶体管的电子器件，该高电子迁移率晶体管包括：栅极电极介电膜，该介电膜覆盖栅极电极并限定至栅极电极的开口，其中介电膜的一部分设置在开口之间；和栅极互连，该栅极互连延伸到介电膜的开口中并且接触介电膜的一部分和栅极电极。
实施方案20。根据实施方案19所述的电子器件，该电子器件进一步包括沟道层和覆盖该沟道层的阻挡层，其中栅极电极包括III-N半导体材料并且接触沟道或阻挡层。
应当注意，并不需要上文在一般性说明或示例中所述的所有活动，某一具体活动的一部分可能不需要，并且除了所述的那些之外还可能执行一项或多项另外的活动。还有，列出的活动所按的顺序不一定是执行所述活动的顺序。
上文已经关于具体实施方案描述了有益效果、其他优点和问题解决方案。然而，这些有益效果、优点、问题解决方案，以及可导致任何有益效果、优点或解决方案出现或变得更明显的任何特征都不应被解释为是任何或所有权利要求书的关键、需要或必要特征。
本文描述的实施方案的说明书和图示旨在提供对各种实施方案的结构的一般性理解。说明书和图示并非旨在用作对使用本文所述的结构或方法的设备以及系统的所有要素和特征的穷尽性和全面性描述。单独的实施方案可也按组合方式在单个实施方案中提供，相反，为了简便起见而在单个实施方案的背景下描述的各种特征可也单独地或以任何子组合的方式提供。此外，对表示为范围的值的提及包括在该范围内的所有值。许多其他实施方案仅对阅读了本说明书之后的技术人员是显而易见的。其他实施方案可以使用并且从本公开中得出，使得可以在不脱离本公开范围的情况下进行结构替换、逻辑替换或另外的改变。因此，本公开应当被看作是示例性的，而非限制性的。

Claims (10)

1.一种包括高电子迁移率晶体管的电子器件，所述电子器件包括：
栅极电极；
漏极电极；
存取区域，所述存取区域包括更靠近所述栅极电极的第一部分和更靠近所述漏极电极的第二部分；
第一介电膜，所述第一介电膜包括第一材料并且覆于所述存取区域的所述第一部分上而不覆于所述存取区域的所述第二部分上；和
第二介电膜，所述第二介电膜包括第二材料并覆于所述存取区域的所述第二部分上，其中所述第二材料不同于所述第一材料。
2.根据权利要求1所述的电子器件，其中所述栅极电极具有在第一拐角处相交的顶表面和第一侧壁，并且所述第一介电膜在所述第一拐角处接触所述栅极电极的所述顶表面和侧壁。
3.根据权利要求2所述的电子器件，所述电子器件进一步包括栅极互连件，其中所述栅极电极具有与所述第一侧壁相对的第二侧壁，所述第二侧壁在第二拐角处与所述顶表面相交，并且所述栅极互连件接触所述栅极电极的所述顶表面的一部分并且与所述第一拐角和所述第二拐角间隔开。
4.根据权利要求3所述的电子器件，其中栅场电极是所述栅极互连件的一部分或电连接到所述栅极互连件，其中所述第一介电膜设置在所述存取区域的所述第一部分与所述栅场电极之间，并且所述第一介电膜在所述存取区域上方延伸第一距离，所述栅场电极在所述存取区域上方延伸第二距离，并且所述第二距离在所述第一距离的0.5倍至2.0倍的范围内。
5.根据权利要求3所述的电子器件，所述电子器件进一步包括源极电极，其中所述第二介电膜包括从所述栅极互连件延伸至所述漏极电极的第一部分和从所述栅极互连件延伸至所述源极电极的第二部分。
6.根据权利要求1所述的电子器件，其中所述栅极电极具有主体区域和从所述主体区域延伸的延伸区域，其中所述主体区域和所述延伸区域具有相同的组成并且沿着所述栅极电极的底表面定位，并且所述漏极电极相比靠近所述主体区域更靠近所述延伸区域。
7.根据权利要求1至6中任一项所述的电子器件，其中：
所述第一介电膜包括Si3N4、SiOkNl、AlN、AlOrNs或提供带负电的介电膜的另一含氮介电材料，其中k<l，其中r<s，以及
所述第二介电膜包括Al2O3、AlOtNu、SiO2、HfO2、SiOmNn或提供带正电的介电膜的另一含氧介电材料，其中t>u，其中m>n。
8.一种包括高电子迁移率晶体管的电子器件，所述电子器件包括：
栅极电极，所述栅极电极具有顶表面和侧壁；
漏极电极；
存取区域，所述存取区域包括更靠近所述栅极电极的第一部分和更靠近所述漏极电极的第二部分；和
介电膜，所述介电膜接触所述栅极电极的所述顶表面和侧壁并覆于所述存取区域上，其中：
所述介电膜是带负电的膜，并且在所述存取区域的所述第一部分上方相对较厚，并且在所述存取区域的所述第二部分上方相对较薄，或者
所述介电膜是带正电的膜，并且在所述存取区域的所述第一部分上方相对较薄，并且在所述存取区域的所述第二部分上方相对较厚。
9.根据权利要求8所述的电子器件，所述电子器件进一步包括作为所述栅极电极的一部分或电连接到所述栅极电极的栅场电极，其中所述栅场电极在所述介电膜的相对较薄的部分上方延伸，而不在所述介电膜的相对较厚的部分上方延伸。
10.一种包括高电子迁移率晶体管的电子器件，所述电子器件包括：
栅极电极；
介电膜，所述介电膜覆于所述栅极电极上并限定至所述栅极电极的开口，其中所述介电膜的一部分设置在所述开口之间；和
栅极互连件，所述栅极互连件延伸到所述介电膜的所述开口中并接触所述栅极电极和所述介电膜的所述一部分。
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