CN111831209B - 数据存取装置及系统 - Google Patents

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Abstract

本发明实施例公开了一种数据存取装置及系统，该数据存储装置包括：物理层模块，用于连接随机存储器；控制层模块，连接所述物理层模块；以及应用接口层模块，连接所述控制层模块；其中，所述应用接口层模块包括：读取子模块，包括多个输出数据通道组、多个第一多路选择器和多个第一块存储器，所述多个输出数据通道组分别通过所述多个第一多路选择器连接所述多个第一块存储器，所述多个第一块存储器分别连接所述控制层模块；以及写入子模块，包括：多个输入数据通道组、多个第二多路选择器和多个第二块存储器，所述多个输入数据通道组分别通过所述多个第二多路选择器连接所述多个第二块存储器，所述多个第二块存储器分别连接所述控制层模块；本发明能够节省块存储器的资源。

Description

数据存取装置及系统
技术领域
本发明涉及数据处理技术领域，尤其涉及一种数据存取装置以及一种数据存取系统。
背景技术
对于LED视频处理领域，数据的存取效率一直是整个系统中非常重要的一个方面，它直接影响着整个视频处理流程的速度与效率。
如图1，图1为一种现有技术中的数据存取装置的模块示意图，现有技术中的数据存取装置包括两个块存储器，分别对应读取功能和写入功能，块存储器的输入数据位宽和输出数据位宽相同，由于多个数据通道为串行输入或者输出，因此，随机存储器仅能同时对一个通道的数据进行读写，其余通道排队等待，因此，每个通道需要固定分配8个36K的块存储器用作数据缓存，总计需要消耗块存储器资源为256个，存在数据存取装置的块存储资源消耗严重的问题。
发明内容
本发明的实施例提供一种数据存取装置以及一种数据存取系统，以实现节省块存储器资源消耗的效果。
一方面，本发明实施例提出的一种数据存取装置，包括：
物理层模块，用于连接随机存储器；
控制层模块，连接所述物理层模块；以及
应用接口层模块，连接所述控制层模块；
其中，所述应用接口层模块包括：
读取子模块，包括：
多个输出数据通道组、多个第一多路选择器和多个第一块存储器，每个所述第一多路选择器分别对应连接一个所述输出数据通道组和一个所述第一块存储器，每个所述第一块存储器均连接所述控制层模块，以及每个所述第一块存储器的输入数据位宽大于所述第一块存储器的输出数据位宽，且为所述第一块存储器的所述输出数据位宽的整数倍；以及
写入子模块，包括：
多个输入数据通道组、多个第二多路选择器和多个第二块存储器，每个所述第二多路选择器分别对应连接一个所述输入数据通道组和一个所述第二块存储器，每个所述第二块存储器均连接所述控制层模块，以及每个所述第二块存储器的输出数据位宽大于所述第二块存储器的输入数据位宽，且为所述第二块存储器的所述输入数据位宽的整数倍。
在本发明的一个实施例中，每个所述输出数据通道组包括多个输出数据通道，每个所述输出数据通道分别对应连接一个第一缓存，每n个所述第一缓存连接于同一个所述第一多路选择器，用于根据所述第一多路选择器的选择进行输出；每个所述输入数据通道组包括多个输入数据通道，每个所述输入数据通道分别对应连接一个第二缓存，每n个所述第二缓存连接于同一个所述第二多路选择器，用于根据所述第二多路选择器的选择进行输入。
所述多个第一缓存分别为多个分布式RAM，所述第一缓存为分布式RAM，所述第二缓存为分布式RAM。在本发明的一个实施例中，所述第一缓存为寄存器，所述第二缓存为寄存器。
在本发明的一个实施例中，每个所述第一块存储器的所述输入数据位宽为该第一块存储器的所述输出数据位宽的4倍，每个所述第二块存储器的输出数据位宽为该第二块存储器的所述输入数据位宽的4倍。
在本发明的一个实施例中，每个所述第一块存储器的所述输入数据位宽为512位，且每个所述第一块存储器的所述输出数据位宽为128位；所述物理层模块为IP硬核。
在本发明的一个实施例中，所述控制层模块通过数据总线连接所述物理层模块，且所述数据总线的位宽等于每个所述第一块存储器的输入数据位宽、且等于每个所述第二块存储器的输出数据位宽。
另一方面，本发明实施例提供的一种数据存取系统，包括：
随机存储器；
可编程逻辑器件，连接所述随机存储器且包括：
物理层模块，连接所述随机存储器；
控制层模块，连接所述物理层模块；以及
应用接口层模块，连接所述控制层模块；
其中，所述应用接口层模块包括：
读取子模块，包括：
多个输出数据通道组、多个第一多路选择器和多个第一块存储器，每个所述第一多路选择器分别对应连接一个所述输出数据通道组和一个所述第一块存储器，每个所述第一块存储器均连接所述控制层模块，以及每个所述第一块存储器的输入数据位宽大于所述第一块存储器的输出数据位宽，且为所述第一块存储器的所述输出数据位宽的整数倍；以及
写入子模块，包括：
多个输入数据通道组、多个第二多路选择器和多个第二块存储器，每个所述第二多路选择器分别对应连接一个所述输入数据通道组和一个所述第二块存储器，每个所述第二块存储器均连接所述控制层模块，以及每个所述第二块存储器的输出数据位宽大于所述第二块存储器的输入数据位宽，且为所述第二块存储器的所述输入数据位宽的整数倍。
在本发明的一个实施例中，每个所述输出数据通道组包括多个输出数据通道，每个所述输出数据通道分别对应连接一个第一缓存，每n个所述第一缓存连接于同一个所述第一多路选择器，用于根据所述第一多路选择器的选择进行输出；每个所述输入数据通道组包括多个输入数据通道，每个所述输入数据通道分别对应连接一个第二缓存，每n个所述第二缓存连接于同一个所述第二多路选择器，用于根据所述第二多路选择器的选择进行输入。
在本发明的一个实施例中，所述第一缓存为分布式RAM或寄存器，所述第二缓存为分布式RAM或寄存器。
在本发明的一个实施例中，每个所述第一块存储器的所述输入数据位宽为该第一块存储器的所述输出数据位宽的4倍，每个所述第二块存储器的输出数据位宽为该第二块存储器的所述输入数据位宽的4倍。
在本发明的一个实施例中，所述控制层模块通过数据总线连接所述物理层模块，且所述数据总线的位宽等于每个所述第一块存储器的输入数据位宽、且等于每个所述第二块存储器的输出数据位宽。
综上所述，本发明实施例通过设置数据存取装置中的应用接口层模块中的读取子模块中的第一块存储器的输入数据位宽大于输出数据位宽，写入子模块的第二存储器的输入数据位宽小于输出数据位宽，各输入数据通道组的数据可以并行传输，使得在数据总线的数据位宽保持不变条件下，可以使用更少的第一块存储和第二块存储器进行数据存取，节省了块存储器的资源。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一种现有技术中的数据存取装置的模块示意图。
图2为本发明第一实施例的一种数据存取装置的模块示意图。
图3为本发明第二实施例的一种读取子模块输出数据通道组的结构示意图。
图4为本发明第二实施例的一种写入子模块输入数据通道组的结构示意图。
图5为本发明第三实施例的一种数据存取装置的结构示意图。
图6为本发明第四实施例的另一种数据存取装置的结构示意图。
图7为本发明第五实施例的一种数据存取系统的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
【第一实施例】
如图2所示，本发明第一实施例的一种数据存取装置的模块示意图，该数据存储装置100包括：
物理层模块110，用于连接随机存储器200；
控制层模块120，连接物理层模块110；以及
应用接口层模块130，连接控制层模块120；
其中，应用接口层模块130包括：
读取子模块131，包括：
多个输出数据通道组1311、多个第一多路选择器1312和多个第一块存储器1313，每个第一多路选择器1312分别对应连接一个输出数据通道组1311和一个第一块存储器1313，每个第一块存储器1313均连接控制层模块120，以及每个第一块存储器1313的输入数据位宽大于第一块存储器1313的输出数据位宽，且为第一块存储器的输出数据位宽1313的整数倍；以及
写入子模块132，包括：
多个输入数据通道组1321、多个第二多路选择器1322和多个第二块存储器1323，每个第二多路选择器1322分别对应连接一个输入数据通道组1321和一个第二块存储器1323，每个第二块存储器1323均连接控制层模块120，以及每个第二块存储器1323的输出数据位宽大于第二块存储器1323的输入数据位宽，且为第二块存储器1323的输入数据位宽的整数倍。
本实施例的数据存取装置中的应用接口层模块中的读取子模块中的第一块存储器和写入子模块的第二存储器中的输入数据位宽和输出数据位宽不同，读取子模块中的第一块存储器的输入数据位宽大于输出数据位宽，写入子模块的第二存储器的输入数据位宽小于输出数据位宽，各输入数据通道组和输出数据通道组的数据可以分别并行传输，在数据总线的数据位宽保持不变条件下，可以使用更少的第一块存储和第二块存储器进行数据存取，节省了块存储器的资源。
【第二实施例】
如图2所示，本发明实施例在第一实施例的基础上详细说明该数据存储装置，该数据存储装置100包括：物理层模块110，用于连接随机存储器200；控制层模块120，连接物理层模块110；以及应用接口层模块130，连接控制层模块120。
其中，应用接口层模块130包括：读取子模块131和写入子模块132。
具体地，读取子模块131包括：多个输出数据通道组1311、多个第一多路选择器1312和多个第一块存储器1313，每个第一多路选择器1312分别对应连接一个输出数据通道组1311和一个第一块存储器1313，每个第一块存储器1313均连接控制层模块120，以及每个第一块存储器1313的输入数据位宽大于第一块存储器1313的输出数据位宽，且为第一块存储器1313的输出数据位宽的整数倍。
承上述，读取子模块131用于将数据从随机存储器中读出形成外部数据流，其中，控制层模块接收读出命令，控制物理层模块将数据从随机存储器中读出并写入到物理层模块，然后再将物理层模块的数据读出并写入到应用接口层模块中的第一块存储器，最后通过输出数据通道组将数据从第一块存储器中读出并写入到外部数据流以完成读取过程。
具体地，写入子模块132包括：多个输入数据通道组1321、多个第二多路选择器1322和多个第二块存储器1323，每个第二多路选择器1322分别对应连接一个输入数据通道组1321和一个第二块存储器1323，每个第二块存储器1323均连接控制层模块120，以及每个第二块存储器1323的输出数据位宽大于第二块存储器1323的输入数据位宽，且为第二块存储器1323的输入数据位宽的整数倍。
承上述，写入子模块132用于将外部数据流中的数据写入到随机存储器中，其中，控制层模块接收写入命令，控制应用接口层模块将外部数据流中的数据通过输入数据通道组写入到第二块存储器，然后再从第二块存储器中将数据读出并写入到物理层模块中，最后将物理层模块中的数据读出并写入到随机存储器中以完成写入过程。
具体地，控制层模块120通过数据总线连接物理层模块110。
具体地，输出数据通道组1311、第一多路选择器1312、第一块存储器1313的个数相同，多个输出数据通道组1311、多个第一多路选择器1312和多个第一块存储器1313分别一一对应连接；输入数据通道组1321、第二多路选择器1322、第二块存储器1323的个数相同，多个输入数据通道组1321、多个第二多路选择器1322和多个第二块存储器1323分别一一对应连接。
进一步具体地，输出数据通道组1311、第一多路选择器1312、第一块存储器1313均为4个或者2个；输入数据通道组1321、第二多路选择器1322、第二块存储器1323的个数均为4个或者2个。
具体地，每个输出数据通道组1311包括多个输出数据通道，多个输出数据通道分别连接对应的第一多路选择器1312；每个输入数据通道组1321包括多个输入数据通道，多个输入数据通道分别连接对应的第二多路选择器1322。
承上述，读取子模块131中每个输出数据通道组1311对应的多个输出数据通道在进行数据传输时，每个时刻每个输出数据通道组1311中仅有一路输出数据通道进行数据传输，且每个时刻各输出数据通道组1311对应的多个输出数据通道可以同时进行数据传输，这样多路数据并行读出可以提升读取子模块131整体的数据读出效率；同理，写入子模块132中多个输入数据通道中的数据并行写入，可以提升写入子模块132整体的数据写入效率。
进一步具体地，每个输出数据通道组1311包括4个或者8个输出数据通道，每个输入数据通道组1321包括4个或者8个输入数据通道。
优选地，每个输出数据通道组1311包括4个输出数据通道，每个输入数据通道组1321包括4个输入数据通道。
进一步具体地，每个输出数据通道分别对应连接一个第一缓存1314，每n个第一缓存1314连接于同一个第一多路选择器1312，用于根据第一多路选择器1312的选择进行输出，其中，n为大于等于1的整数，如图3，图3为本发明第二实施例的一种读取子模块输出数据通道组的结构示意图。
进一步具体地，每个输入数据通道分别对应连接一个第二缓存1324，每n个第二缓存1324连接于同一个第二多路选择器1322，用于根据第二多路选择器1322的选择进行输入，，其中，n为大于等于1的整数，如图4，图4为本发明第二实施例的一种写入子模块输入数据通道组的结构示意图。
承上述，第一缓存1314存放从第一多路选择器1312中输出的数据，并将数据输出到对应的输出数据通道以将数据读出，增加第一缓存1314后可以加快随机存储器数据读出的速度，降低数据读出延时，提升数据读出的整体性能；同理，增加第二缓存1324后可以加快随机存储器数据写入的速度，降低数据写入延时，提升数据写入的整体性能。
进一步地，多个第一缓存1314和多个第二缓存1324均分别为多个分布式RAM或者多个寄存器。
进一步地，数据总线的位宽等于每个第一块存储器1313的输入数据位宽且等于每个第二块存储器1323的输出数据位宽。
承上述，第一块存储器1313的输入数据位宽和第二块存储器1323的输出数据位宽均与数据总线的位宽相同，以保持数据读写的最大速率。
进一步地，每个第一块存储器1313的输入数据位宽为第一块存储器1313的输出数据位宽的4倍或者2倍；每个第二块存储器1323的输出数据位宽为第二块存储器1323的输入数据位宽的4倍或者2倍。
进一步地，数据总线的数据位宽为512位，每个第一块存储器1313的输入数据位宽为512位，每个第一块存储器1313的输出数据位宽为128位或者256位；每个第二块存储器1323的输出数据位宽为512位，每个第二块存储器1323的输入数据位宽为128位或者256位。
优选地，每个第一块存储器1313和第二块存储器1323的输出数据位宽均为128位。
具体地，物理层模块110为IP(intellectual property core,简写IP)硬核。
需要说明的是IP硬核为基于半导体工艺的物理设计，已有固定的拓扑布局和具体工艺，并已经过工艺验证，具有可保证的性能的电路模块。
具体地，控制层模块120包括多个第三多路选择器，分别用以从物理层模块110中的读出数据选择性输出至应用接口层和从应用接口层模块写入的数据选择性输出到物理层。
进一步地，控制层模块120包括1个8选1的第三多路选择器。
进一步地，控制层模块120包括2个4选1的一级第三多路选择器和一个2选2的二级第三多路选择器，其中，2个一级第三多路选择器分别用于读取子模块131的数据和写入子模块132的数据。
具体地，随机存储器200可以为同步动态随机存取内存(synchronous dynamicrandom-access memory，SDRAM)，例如：第三代双倍数据率同步动态随机存取存储器(Double-Data-Rate Three Synchronous Dynamic Random Access Memory,简称DDR3)。
进一步地，随机存储器200采用交错式内存控制。
承上述，对于读取子模块131来说，由于应用接口层模块输出数据为多路同时输出，从物理层模块110读出数据需要进行拆分后分别存入多个第一块存储器1313，拆分的过程会带来一定的延时；同理，对于写入子模块132来说，从应用接口层模块写入时，数据多路同时写入，多路写入的数据需要在应用接口层模块进行拼接后传输到物理层模块110，拼接的过程会带来额外的延时，因此，为了降低该数据存取装置的整体延时，随机存储器采用交错式内存控制，这样数据在物理层模块110与随机存储器交互的过程中，因为采用交错式内存控制，数据并行从随机存储器的多个Bank中读出到物理层模块110中或者并行从物理层模块110中写入到随机存储器，可以降低数据在随机存储器与物理层模块110之间的传输延时，进而抵消拆分数据和拼接数据带来的延时效应的影响，进而降低整体数据读取和写入延时。
本实施例的数据存取装置通过分别设置多个小容量块存储器，且设置块存储器的输入和输出数据位宽不同，对数据进行并行读取和并行写入，整体减少了块存储器的资源。
【第三实施例】
如图5，图5为本发明第三实施例的一种数据存取装置的结构示意图。在上述任一实施例基础上，该数据存取装置100的输出数据通道组1311、第一多路选择器1312、第一块存储器1313、输入数据通道组1321、第二多路选择器1322、第二块存储器1323的个数均为4个。
具体地，每个输出数据通道组1311包括4个输出数据通道，4个输出数据通道组1311分别为CH(1,1)-CH(1,4)、CH(1,5)-CH(1,8)、CH(1,9)-CH(1,12)、CH(1,13)-CH(1,16)；
具体地，每个输入数据通道组1321包括4个输入数据通道，4个输入数据通道组1321分别为CH(2,1)-CH(2,4)、CH(2,5)-CH(2,8)、CH(2,9)-CH(2,12)、CH(2,13)-CH(2,16)。
具体地，每个输出数据通道分别通过一个分布式RAM连接对应的第一多路选择器1312，其中，分布式RAM的数据位宽为128位。
具体地，数据总线的数据宽度为512位，对应的，每个第一块存储器1313的输入数据位宽为512位，输出数据位宽为128位；第二块存储器1323的输出数据位宽为512位，输入数据位宽为128位。
承上述，对于读取子模块131，设块存储的资源单元大小为36K；与现有技术相比，在保持数据总线的数据宽度不变的情况下，根据每个突发周期的输出数据量，每个输出数据通道需要对应分配第一块存储器的资源大小为8个资源单元，对于一个输出数据通道组的4个输出数据通道，则需要的第一块存储器的总资源数大小为：4×8＝32，即需要32个资源单元；同理，写入子模块132也需要32个资源单元；因此，在保持数据总线的数据宽度不变的情况下，数据读取装置的块存储资源消耗明显减少。
【第四实施例】
如图6，图6为本发明第四实施例的另一种数据存取装置的结构示意图。在上述任一实施例基础上，该数据存取装置100的输出数据通道组1311、第一多路选择器1312、第一块存储器1313、输入数据通道组1321、第二多路选择器1322、第二块存储器1323的个数均为2个。
具体地，，每个输出数据通道组1311包括8个输出数据通道，8个输出数据通道组1311分别为CH(1,1)-CH(1,8)、CH(1,9)-CH(1,16)。
具体地，每个输入数据通道组1321包括8个输入数据通道，8个输入数据通道组1321分别为CH(2,1)-CH(2,8)、CH(2,9)-CH(2,16)。
具体地，数据总线的数据宽度为512位，对应的，每个第一块存储器1313的输入数据位宽为512位，输出数据位宽为256位；第二块存储器1323的输出数据位宽为512位，输入数据位宽为256位。
承上述，对于读取子模块131，设块存储的资源单元大小为36K；与现有技术相比，在保持数据总线的数据宽度不变的情况下，根据每个突发周期的输出数据量，每个输出数据通道需要对应分配第一块存储器的资源大小为8个资源单元，对于一个输出数据通道组的8个输出数据通道，则需要的第一块存储器的总资源数大小为：8×8＝64，即需要64个资源单元；同理，写入子模块132也需要64个资源单元；因此，在保持数据总线的数据宽度不变的情况下，数据读取装置的块存储资源消耗明显减少。
【第五实施例】
如图7所示，图7为本发明第五实施例的一种数据存取系统400的结构示意图。该数据存取系统包括：
随机存储器200；
可编程逻辑器件300，连接随机存储器200，且包括：
物理层模块110，连接随机存储器200；
控制层模块120，连接物理层模块110；以及
应用接口层模块130，连接控制层模块120；
其中，应用接口层模块130包括：
读取子模块131，包括：
多个输出数据通道组1311、多个第一多路选择器1312和多个第一块存储器1313，每个第一多路选择器1312分别对应连接一个输出数据通道组1311和一个第一块存储器1313，每个第一块存储器1313均连接控制层模块120，以及每个第一块存储器1313的输入数据位宽大于第一块存储器1313的输出数据位宽，且为第一块存储器1313的输出数据位宽的整数倍；以及写入子模块132，包括：
多个输入数据通道组1321、多个第二多路选择器1322和多个第二块存储器1323，每个第二多路选择器1322分别对应连接一个输入数据通道组1321和一个第二块存储器1323，每个第二块存储器1323均连接控制层模块120，以及每个第二块存储器1323的输出数据位宽大于第二块存储器1323的输入数据位宽，且为第二块存储器1323的输入数据位宽的整数倍。
具体地，可编程逻辑器件300可以但不限于为FPGA或者EPLD。
优选地，可编程逻辑器件300为Xilinx FPGA。
具体地，控制层模块120通过数据总线连接物理层模块110。
具体地，输出数据通道组1311、第一多路选择器1312、第一块存储器1313的个数相同，多个输出数据通道组1311、多个第一多路选择器1312和多个第一块存储器1313分别一一对应连接；输入数据通道组1321、第二多路选择器1322、第二块存储器1323的个数相同，多个输入数据通道组1321、多个第二多路选择器1322和多个第二块存储器1323分别一一对应连接。
进一步具体地，输出数据通道组1311、第一多路选择器1312、第一块存储器1313均为4个或者2个；输入数据通道组1321、第二多路选择器1322、第二块存储器1323的个数均为4个或者2个。
具体地，每个输出数据通道组1311包括多个输出数据通道，多个输出数据通道分别连接对应的第一多路选择器1312；每个输入数据通道组1321包括多个输入数据通道，多个输入数据通道分别连接对应的第二多路选择器1322。
进一步具体地，每个输出数据通道组1311包括4个或者8个输出数据通道，每个输入数据通道组1321包括4个或者8个输入数据通道。
优选地，每个输出数据通道组1311包括4个输出数据通道。
进一步具体地，每个输出数据通道分别对应连接一个第一缓存1314，每n个第一缓存1314连接于同一个第一多路选择器1312，用于根据第一多路选择器1312的选择进行输出，；每个输入数据通道分别对应连接一个第二缓存1324，每n个第二缓存1324连接于同一个第二多路选择器1322，用于根据第二多路选择器1322的选择进行输入；其中，n为大于等于1的整数。
进一步地，多个第一缓存1314和多个第二缓存1324均分别为多个分布式RAM或者多个寄存器。
进一步地，数据总线的位宽等于每个第一块存储器1313的输入数据位宽，且等于每个第二块存储器1323的输出数据位宽。
进一步地，每个第一块存储器1313的输入数据位宽为第一块存储器1313的输出数据位宽的4倍或者2倍；每个第二块存储器1323的输出数据位宽为第二块存储器1323的输入数据位宽的4倍或者2倍。
进一步地，数据总线的数据位宽为512位，每个第一块存储器1313的输入数据位宽为512位，每个第一块存储器1313的输出数据位宽为128位或者256位；每个第二块存储器1323的输出数据位宽为512位，每个第二块存储器1323的输入数据位宽为128位或者256位。
优选地，每个第一块存储器1313和第二块存储器1323的输出数据位宽均为128位。
具体地，物理层模块110为IP硬核。
具体地，控制层模块120包括多个第三多路选择器，分别用以从物理层模块110中的读出数据选择性输出至应用接口层和从应用接口层模块写入的数据选择性输出到物理层。
进一步地，控制层模块120包括1个8选1的第三选择器。
进一步地，控制层模块120包括2个4选1的一级第三选择器和一个2选2的二级第三选择器，其中，2个一级第三选择器分别用于读取子模块131的数据读取和写入子模块132的数据写入。
具体地，随机存储器200为SDRAM，例如：随机存储器200可以为DDR3。
进一步地，随机存储器200采用交错式内存控制。
本实施例的数据存取系统的可编程逻辑器件100通过设置读取子模块131和写入子模块132的块存储器的输入和输出数据位宽不同，对数据进行并行读取和并行写入，整体减少了块存储器的资源。
此外，可以理解的是，前述各个实施例仅为本发明的示例性说明，在技术特征不冲突、结构不矛盾、不违背本发明的发明目的前提下，各个实施例的技术方案可以任意组合、搭配使用。
在本发明所提供的几个实施例中，应该理解到，所揭露的系统，装置和/或方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元/模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多路单元或模块可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电学，机械或其它的形式。
所述作为分离部件说明的单元/模块可以是或者也可以不是物理上分开的，作为单元/模块显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多路网络单元上。可以根据实际的需要选择其中的部分或者全部单元/模块来实现本实施例方案的目的。
另外，在本发明各个实施例中的各功能单元/模块可以集成在一个处理单元/模块中，也可以是各个单元/模块单独物理存在，也可以两个或两个以上单元/模块集成在一个单元/模块中。上述集成的单元/模块既可以采用硬件的形式实现，也可以采用硬件加软件功能单元/模块的形式实现。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种数据存取装置，其特征在于，包括：
物理层模块，用于连接随机存储器；
控制层模块，连接所述物理层模块；以及
应用接口层模块，连接所述控制层模块；
其中，所述应用接口层模块包括：
读取子模块，包括：
多个输出数据通道组、多个第一多路选择器和多个第一块存储器，每个所述第一多路选择器分别对应连接一个所述输出数据通道组和一个所述第一块存储器，每个所述第一块存储器均连接所述控制层模块，以及每个所述第一块存储器的输入数据位宽大于所述第一块存储器的输出数据位宽，且为所述第一块存储器的所述输出数据位宽的整数倍；每个输出数据通道组包括多个输出数据通道，多个输出数据通道分别连接对应的第一多路选择器；所述控制层模块通过数据总线连接所述物理层模块，所述数据总线的位宽等于每个所述第一块存储器的输入数据位宽；不同的输出数据通道组同一时刻的数据并行传输；以及
写入子模块，包括：
多个输入数据通道组、多个第二多路选择器和多个第二块存储器，每个所述第二多路选择器分别对应连接一个所述输入数据通道组和一个所述第二块存储器，每个所述第二块存储器均连接所述控制层模块，以及每个所述第二块存储器的输出数据位宽大于所述第二块存储器的输入数据位宽，且为所述第二块存储器的所述输入数据位宽的整数倍；每个输入数据通道组包括多个输入数据通道，多个输入数据通道分别连接对应的第二多路选择器；所述数据总线的位宽等于每个所述第二块存储器的输出数据位宽；不同的输入数据通道组同一时刻的数据并行传输。
2.如权利要求1所述的数据存取装置，其特征在于，每个所述输出数据通道组包括多个输出数据通道，每个所述输出数据通道分别对应连接一个第一缓存，每n个所述第一缓存连接于同一个所述第一多路选择器，用于根据所述第一多路选择器的选择进行输出；每个所述输入数据通道组包括多个输入数据通道，每个所述输入数据通道分别对应连接一个第二缓存，每n个所述第二缓存连接于同一个所述第二多路选择器，用于根据所述第二多路选择器的选择进行输入。
3.如权利要求2所述的数据存取装置，其特征在于，所述第一缓存为分布式RAM，所述第二缓存为分布式RAM。
4.如权利要求2所述的数据存取装置，其特征在于，所述第一缓存为寄存器，所述第二缓存为寄存器。
5.如权利要求1所述的数据存取装置，其特征在于，每个所述第一块存储器的所述输入数据位宽为该第一块存储器的所述输出数据位宽的4倍，每个所述第二块存储器的输出数据位宽为该第二块存储器的所述输入数据位宽的4倍。
6.如权利要求1所述的数据存取装置，其特征在于，每个所述第一块存储器的所述输入数据位宽为512位，且每个所述第一块存储器的所述输出数据位宽为128位；所述物理层模块为IP硬核。
7.一种数据存取系统，其特征在于，包括：
随机存储器；
可编程逻辑器件，连接所述随机存储器且包括：
物理层模块，连接所述随机存储器；
控制层模块，连接所述物理层模块；以及
应用接口层模块，连接所述控制层模块；
其中，所述应用接口层模块包括：
读取子模块，包括：
多个输出数据通道组、多个第一多路选择器和多个第一块存储器，每个所述第一多路选择器分别对应连接一个所述输出数据通道组和一个所述第一块存储器，每个所述第一块存储器均连接所述控制层模块，以及每个所述第一块存储器的输入数据位宽大于所述第一块存储器的输出数据位宽、且为所述第一块存储器的所述输出数据位宽的整数倍；每个输出数据通道组包括多个输出数据通道，多个输出数据通道分别连接对应的第一多路选择器；所述控制层模块通过数据总线连接所述物理层模块，所述数据总线的位宽等于每个所述第一块存储器的输入数据位宽；不同的输出数据通道组同一时刻的数据并行传输；以及
写入子模块，包括：
多个输入数据通道组、多个第二多路选择器和多个第二块存储器，每个所述第二多路选择器分别对应连接一个所述输入数据通道组和一个所述第二块存储器，每个所述第二块存储器均连接所述控制层模块，以及每个所述第二块存储器的输出数据位宽大于所述第二块存储器的输入数据位宽、且为所述第二块存储器的所述输入数据位宽的整数倍；每个输入数据通道组包括多个输入数据通道，多个输入数据通道分别连接对应的第二多路选择器；所述数据总线的位宽等于每个所述第二块存储器的输出数据位宽；不同的输入数据通道组同一时刻的数据并行传输。
8.如权利要求7所述的数据存取系统，其特征在于，每个所述输出数据通道组包括多个输出数据通道，每个所述输出数据通道分别对应连接一个第一缓存，每n个所述第一缓存连接于同一个所述第一多路选择器，用于根据所述第一多路选择器的选择进行输出；每个所述输入数据通道组包括多个输入数据通道，每个所述输入数据通道分别对应连接一个第二缓存，每n个所述第二缓存连接于同一个所述第二多路选择器，用于根据所述第二多路选择器的选择进行输入。
9.如权利要求8所述的数据存取系统，其特征在于，所述第一缓存为分布式RAM或寄存器，所述第二缓存为分布式RAM或寄存器。
10.如权利要求7所述的数据存取系统，其特征在于，每个所述第一块存储器的所述输入数据位宽为该第一块存储器的所述输出数据位宽的4倍，每个所述第二块存储器的输出数据位宽为该第二块存储器的所述输入数据位宽的4倍。
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