CN111801735B - 存储备份存储器封装保存触发器 - Google Patents

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Abstract

本文揭示用于存储备份存储器封装保存触发器的装置及技术。可经由第一接口接收数据。将所述数据存储于存储器封装的易失性部分中。此处，所述存储器封装包含经布置以将主机连接到所述存储器封装中的控制器的第二接口。可在所述存储器封装处经由所述第一接口接收复位信号。可响应于所述复位信号而将存储于所述存储器封装的所述易失性部分中的所述数据保存到所述存储器封装的非易失性部分。

Description

存储备份存储器封装保存触发器
优先权申请
本申请案主张2018年2月8日申请的第62/627,988号美国临时申请案及2018年8月21日申请的第16/107,259号美国申请案的优先权权益，所述案的全部内容以引用的方式并入本文中。
技术领域
本发明大体上涉及一种存储器子系统，且更具体来说，涉及一种用于存储备份存储器装置的保存触发器。
背景技术
存储器装置通常提供为计算机或其它电子装置中的内部半导体集成电路。存在许多不同类型的存储器，包含易失性及非易失性存储器。存储器装置存储用于其它组件的数据。可由处理器或其它组件直接使用字节可寻址存储器装置来存储当前状态数据以及不直接连接到当前系统状态的数据。块可寻址装置(例如硬盘驱动)是通常不能由系统组件直接用来存储状态信息的存储装置。通常，存储器装置用作中间件，其中块寻址数据在由系统使用之前加载到存储器装置中。
易失性存储器需要电力来维持其数据，且包含随机存取存储器(RAM)、动态随机存取存储器(DRAM)或同步动态随机存取存储器(SDRAM)等。易失性存储器装置广泛地部署于计算系统中。通常，不同于可在页面、块等中寻址的存储装置，这些装置是字节可寻址且因此可直接从处理器存取。如同SRAM及DRAM的易失性存储器也足够快以满足用户对装置性能的预期。
虽然易失性存储器的电力相依性在许多境况下不是问题，但存在其中数据(例如系统状态数据、未提交异动等)损耗可成问题的例子。在这些境况中，损耗易失性存储器的电力可意味着数据损坏或不能诊断问题，因为当易失性存储器断电时问题的证据会丢失。为了解决这些例子，已尝试各种技术。例如，电池备份RAM使用辅助独立电源、电池来维持易失性存储器内容以防主电源停止运作。归因于有限存储持续时间(例如，当电池不再提供电力而丢失内容时)，电池备份RAM具有有限效率。
非易失性双列直插存储器模块(NVDIMM)组合流行易失性存储器封装标准系列(DIMM)与非易失性存储器(例如NAND闪存)以提供易失性存储器内容的断电保持达延长时间段。联合电子装置工程委员会(JEDEC)已颁布与DIMM相关的若干标准，包含双倍数据速率(DDR)存储器接口及使用DDR接口的NVDIMM。NVDIMM-N是JEDEC标准系列，其中DIMM除包含DRAM或SRAM易失性存储器以外还包含闪存存储器及控制器。字节可寻址能量备份接口(BAEBI)的JEDEC标准245B.01(JESD245B.05)使用NVDIMM的实例提供许多实施方案及互动细节。如本文中所使用，存储备份存储器封装是指集成非易失性存储器以保持易失性存储器数据的装置。
附图说明
在随附图式的图中以实例且非限制的方式说明本发明，其中类似元件符号指示类似元件。
图1说明根据本发明的一些实施方案的用来实施保存触发器的NVDIMM的实例。
图2说明根据本发明的一些实施方案的包含用于存储备份存储器封装保存触发器的系统的环境的实例。
图3说明根据本发明的一些实施方案的用来实施存储备份存储器封装保存触发器的实例组件消息传送。
图4说明根据本发明的一些实施方案的用于存储备份存储器封装保存触发器的方法的实例流程图。
图5是说明根据本发明的实施方案的实例计算机系统的框图，可在所述计算机系统内执行指令集以使机器执行本文中所论述的方法论中的任一或多者。
具体实施方式
下文论述通常涉及符合NVDIMM-N标准系列的存储备份存储器封装。然而，其它存储备份存储器封装也可受益于下文所描述的装置及技术。如上所述，NVDIMM-N装置将NAND闪存装置定位于模块上。控制器(例如，处理装置)也包含于模块上。控制器通常是专用集成电路(ASIC)、场可编程门阵列(FPGA)或其它处理电路系统，其经布置或经编程以管理模块的DRAM或SDRAM易失性部分与闪存非易失性部分(例如，备份DRAM或SDRAM存储器的存储器)之间的数据传送。通常，控制器针对能量、空间(例如，晶粒大小)或过程(例如，使用较大特征大小)效率而非针对指令周期优化。NVDIMM-N装置包含两个接口，使主机(例如，处理器)能够将模块用于系统存储器的DDR版本4(DDR4)存储器接口及使主机能够直接与控制器通信的集成电路间(I2C、I2C或IIC)总线。
I2C是分组交换总线，其使用双线连接(例如，一条线用于时钟信号且一条线用于数据信号)。因此，I2C对系统内的许多离散集成电路提供灵活且有效的加成。然而，在与DDR4存储器接口相比时，I2C非常慢，其中I2C具有每秒100或400千位(Kbit)的通量，且DDR4具有每秒1,600兆位到3,200兆位(Mbit)之间的通量的数据速率。主机通过I2C与控制器通信通常涉及读取及写入控制器的寄存器。例如，主机可通过经由I2C设置开始及结束地址寄存器且致动保存寄存器来将一部分保存命令发出到控制器。
在NVDIMM保存功能性与I2C总线或其它主机到控制器接口的缓慢且可能高延时特性的汇合中出现问题。先前非存储备份存储器封装实施类似引脚接口(例如，DDR4的288引脚JEDEC DIMM接口)，其中保留(例如，未使用)一些引脚。较新存储备份存储器封装使用一些这些经保留引脚来使快速且低延时的存储器接口(例如，DDR)能够调用存储操作，例如保存。然而，较旧物理主机接口(例如，主板中的存储器插槽)通常不连接(例如，接线、启用等)经保留引脚且因此不能使用存储器接口实施存储备份存储器封装的存储备份功能性。尽管可使用主机到控制器接口，但例如从主机电力故障到主机失去发信号通知保存的能力的有限时间致使较慢主机到控制器接口不可靠。如果存储备份存储器封装仅从主机触发其自身的电力缺乏，那么此有限时间也引起问题，从而导致可能的数据损坏。此外，在其中不存在电力损耗的使用案例中，另外保持易失性存储器数据是有价值的(例如，在暖重新启动之后经由RAM状态评估软件错误)，此最后一种技术因为不存在电力损耗而不适用。
本发明的方面涉及存储备份存储器或存储器子系统(例如，“存储器装置”)中的保存触发器。存储器子系统的实例是存储系统，例如固态硬盘(SSD)。在一些实施例中，存储器子系统是混合存储器/存储子系统。一般来说，主机系统可利用包含一或多个存储器组件的存储器子系统。主机系统可提供待存储于存储器子系统处的数据且可请求从存储器子系统检索的数据。
因此，为了解决在不支持存储备份功能性引脚的主机硬件中使用存储器接口的问题，存储备份存储器封装可在可用引脚上使用不干扰存储器功能的信令来触发存储备份功能。例如，假定物理主机接口不具有到如JEDEC BAEBI标准系列中指定的存储备份存储器封装的SAVE_n引脚的连接。控制器可触发对应于RESET_n引脚上的信号的SAVE_n引脚信号关闭的操作。虽然每当发信号通知复位时保存易失性内容可能不干扰存储器操作(因为仍执行复位)，但其可导致存储备份存储器封装的非易失性部分上的过度耗损或不必要地消耗电力。因此，在实例中，述词(例如将存储备份存储器封装置于自刷新模式，其中传统上停用RESET_n寄存器)向控制器发信号通知使用RESET_n引脚的预期复位操作与保存操作之间的明确区别。下文描述额外细节及实例。
图1说明根据实施例的用来实施保存触发器的NVDIMM 110的实例。在实例中，NVDIMM 110符合JEDEC NVDIMM-N标准系列。NVDIMM 110包含控制器125、易失性存储部分130、非易失性存储部分140、第一接口(例如，DDR接口)及第二接口(例如，I2C总线)。易失性部分130包含一或多个DRAM或SRAM集成电路(IC)以存储用于经由第一接口进行主机105的读取或写入操作的数据。非易失性存储部分140可以不需要电力来维持状态的任何存储技术实施。实例非易失性存储技术可包含NAND闪存、NOR闪存、存储类存储器(例如，相变存储器)、磁性存储器及类似物。
如所说明，第一接口在旧型部分115与新部分220之间分离。这些部分可表示物理上体现第一接口的引脚或其它离散物理连接。新部分220表示在不具有用途的存储器接口中指定的引脚。然而，新部分引脚的这些引脚用来实施NVDIMM 110的存储备份功能性。如上所述，主机105的许多主板或其它物理接口不具有到新部分220的连接。因此，主机105的这些物理接口不能使用第一接口的新部分220来使用存储备份功能性，例如将易失性部分130内容保存到非易失性部分140。
第二接口通常由主机105用来直接与控制器125通信以执行各种操作。控制器125经布置以在NVDIMM 110内实施这些操作。控制器125经实施为电子硬件，例如FPGA、ASIC、数字信号处理器(DSP)或其它处理电路系统，例如此处所说明的触发器组件113的实例。在实例中，控制器对电子硬件执行指令(例如，固件)以执行操作。此是图5中所说明的触发器组件113的另一实例。BAEBI标准系列定义由顺应性装置实施的数个操作。
当第二接口是I2C总线时，典型通信涉及主机105经由第二接口设置控制器125中的寄存器。例如，主机105可设置特定寄存器，使得所述寄存器中的特定位从0变成1。当此位值变化对应于命令的执行时，控制器125响应于位修改而执行命令。如果命令具有自变量，那么主机105可设置对应于自变量的寄存器。在此情况中，控制器125经布置以检查这些自变量寄存器以检索数据来完成命令。此通信范例在主机105与控制器125之间的第二接口通信中引入延时。因此，尽管第二接口可用来起始NVDIMM 110的若干存储备份命令，但在主机电力故障期间第二接口可能不够快以在这些命令期间防止数据损坏。
为了使用第一接口实施保存触发器，控制器125经布置以使第一接口的旧型部分115能够代替新部分220的信号。因此，控制器125经布置以接收数据以经由第一接口存储于易失性部分130中，如在使用存储器封装的传统存储器操作中所发生那样。此处，旧型部分115用于数据接收，因为新部分220不起作用。
控制器125经布置以经由第一接口的旧型部分115接收复位(或其它)信号。在实例中，在对应于如JEDEC标准中针对DDR4所定义的RESET_n的引脚处接收复位信号。在实例中，对应于RESET_n的引脚是288根引脚的引脚94。尽管在这些实例中使用复位信号作为来自第一接口的新部分220的专用保存信号的替代物，但可使用其它信号。
控制器125经布置以响应于复位信号而将存储于易失性部分130中的数据保存到非易失性部分140。RESET_n引脚提供有用集成点，因为在将数据从易失性部分130移动到非易失性部分140之后可实行复位操作(例如，清除易失性部分)。因此，NVDIMM 110的存储器功能性看似按主机105预期那样起作用，同时允许主机经由第二接口存取非易失性部分140数据。
在实例中，响应于在复位信号时启用自刷新模式而执行将存储于存储器封装的易失性部分中的数据保存到存储器封装的非易失性部分。对刷新信号使用自刷新模式述词在区分经由第一接口的替代“保存”命令与引起传统第一接口命令执行双重任务(其传统操作外加存储备份存储器封装的“保存”)时提供额外灵活性。在此境况中，当处于自刷新模式时，传统上由控制器125停用复位操作(例如，忽略RESET_n引脚值)。因此，当控制器125观察到主机105在RESET_n引脚上传信(例如，将电压从高变为低)时，控制器125明确地发信号通知主机105正在调用保存命令。
在实例中，控制器125经布置以仅当控制器125确定专用保存信号无效(例如，在新部分220中)时响应于复位信号而执行数据保存(例如，从易失性部分130到非易失性部分140)。因此，控制器125在接受替代保存命令之前执行新部分220的测试(例如，测试保存引脚上的电压是否为高)。当主机105物理接口实施新部分220时，此测试可消除可能的命令冲突或副作用。在实例中，由对应于如JEDEC标准系列针对DDR4所定义的SAVE_n的引脚传达专用保存信号。在实例中，对应于SAVE_n的引脚是288根引脚中的引脚230。
NVDIMM 110可任选地包含与主机电力分离的电源145。电源145可被并入到NVDIMM封装中，或连接到NVDIMM封装(如所说明)。在主机电力发生故障的情况下，电源145可提供电力以使控制器125能够将数据从易失性部分130移动到非易失性部分140。
上文所描述的控制器125解决了在不支持第一接口中的新部分220信号而不求助于有问题的第二接口的主机105物理接口中启用存储备份存储器功能性。控制器125使旧型硬件(例如可在如下文关于图2所描述的许多数据中心或其它使用案例中找到)能够获得存储备份存储器的益处而无需昂贵升级。
图2说明根据实施例的包含用于存储备份存储器封装保存触发器的系统(例如，存储备份存储器210)的环境200的实例。环境200包含主机装置205及存储备份存储器封装210。主机装置205或存储备份存储器封装210可包含于各种产品250中，例如数据中心服务器、个人计算机或物联网(IoT)装置(例如，冰箱或其它设备、传感器、发动机或致动器、移动通信装置、汽车、无人机等)以支持产品250的处理、通信或控制。所述系统可为存储备份存储器封装210或存储备份存储器封装210的组件，例如封装上控制器225。所述系统还可包含主机装置205的存储器控制器220或处理器215。
一或多个通信接口可被用来在存储备份存储器封装210与主机装置205的一或多个其它组件(例如处理器215)之间传送数据。在实例中，DDR4是实施通信接口。在实例中，I2C是实施通信接口。主机装置205可包含主机系统、电子装置、存储器卡读取器，或存储备份存储器封装210外部的一或多个其它电子装置。在一些实例中，主机205可为具有参考图5的机器500所论述的组件的一些部分或全部的机器。
处理器215(其可称为主机)通常指导或协调主机装置205及所包含组件的活动。存储器控制器220支持主机装置205的组件的存储器活动，包含使用存储备份存储器封装210。存储器控制器220可对存储备份存储器封装210提供数据寻址及命令协调。这些活动可包含到(例如，写入或擦除)或从(例如，读取)存储备份存储器封装210的易失性部分的芯片、阶层或存储体的一或多者的数据传送。存储器控制器215可尤其包含电路系统或固件，包括一或多个组件或集成电路。例如，存储器控制器215可包含一或多个存储器控制单元、电路或组件，其经配置以跨存储备份存储器封装210控制存取，且提供主机205与存储备份存储器封装210之间的转译层。存储器控制器215可包含一或多个输入/输出(I/O)电路、线路或接口，以将数据传送到存储备份存储器封装210或从存储备份存储器封装210传送数据。
存储器控制器215可尤其包含电路系统或固件，例如与各种存储器管理功能(例如本文中所描述的消除片段或触发器技术)相关联的数个组件或集成电路(例如，触发器组件113)。存储器控制器215可将主机命令(例如，从主机接收的命令)剖析或格式化成装置命令(例如，与存储器阵列的操作相关联的命令等)，或针对存储备份存储器封装210或存储备份存储器封装210的一或多个其它组件产生装置命令(例如，以完成各种存储器管理功能)。
存储器控制器215可尤其包含经配置以控制与将数据写入到存储备份存储器封装210的一或多个存储器胞元、从存储备份存储器封装210的一或多个存储器胞元读取数据或擦除存储备份存储器封装210的一或多个存储器胞元相关联的存储器操作的电路系统或组件。例如，存储器操作可基于从主机205接收或由存储器控制器215在内部产生的主机命令(例如，结合消除片段、错误校正、刷新等)。存储器控制器215可包含代码或逻辑以使用标准化协议(或来自标准化协议的特征)(例如GDDR6)进行通信。
除易失性存储器(例如，DRAM或SRAM)及非易失性部分(例如，闪存)之外，存储备份存储器封装210还可包含封装上控制器225。存储备份存储器封装210还可包含板上电源或外部电源230，例如电双层电容器(例如，ELDC、超级电容器、超级电容、超电容器、超电容等)、电池等。电源230可独立于其它主机电源，且当主机电力发生故障时使封装上控制器225能够将数据从存储备份存储器封装210的易失性部分传送到存储备份存储器封装210的非易失性部分。封装上控制器225还可将数据从非易失性部分移动到易失性部分(例如，在主机电力恢复时)或直接提供对非易失性部分的存取。例如，与标准系统存储器装置相比，此最后一种能力可在主机崩溃期间实现更大错误分析。
图3说明根据实施例的用来实施存储备份存储器封装保存触发器的实例组件消息传送。所说明的主机、存储器接口(例如，DDR)及控制器组件类似于上文所描述者。在实例中，存储器接口是控制器的接口。在此实例中，所说明消息流程区分控制器的存储器接口部分与控制器的其它部分，例如执行固件以执行其它动作的部分。
图4中所说明的消息流程在主机物理接口到存储器接口不实施保存信号时，使用复位信号作为保存信号的替代物。主机将数据写入到存储器接口以存储于存储备份存储器封装中(消息305)。为了对此数据执行保存，主机接着通过发信号通知存储器接口来将存储备份存储器装置置于自刷新模式(消息310)，其接着使存储器接口将命令中继到控制器(消息315)。
在发信号通知存储备份存储器封装进入自刷新模式之后，主机经由存储器接口向存储备份存储器封装发信号通知复位(消息320)。此又被传达到控制器(消息325)。此信号组合是由控制器以相同于可能已经解译的保存信号的方式解译，且控制器通过将数据从存储备份存储器封装的易失性部分移动到非易失性部分来执行保存(操作330)。
图4说明根据实施例的用于存储备份存储器封装保存触发器的方法400的实例流程图。可在电子硬件中实施方法400的操作，例如上文就图1到2及下文就图5所描述的电子硬件(例如，在电路系统中)。
在操作405，经由第一接口接收欲存储于存储器封装的易失性部分中的数据。在实例中，存储器封装包含经布置以将主机(例如，主机105)连接到存储器封装中的控制器(例如，控制器125)的第二接口。在实例中，存储器封装根据JEDEC BAEBI标准系列操作。在实例中，JEDEC BAEBI标准系列包含JESD245B.01标准。在实例中，第二接口是根据I2C标准系列操作的总线。在实例中，第一接口是DDR4 RAM接口。在实例中，存储器封装符合NVDIMM。在实例中，NVDIMM是根据JEDEC的NVDIMM-N类型。
在操作410，在存储器封装处经由第一接口接收复位信号。在实例中，在对应于如JEDEC标准中针对DDR4所定义的RESET_n的引脚处，接收复位信号。
在操作415，响应于复位信号而将存储于存储器封装的易失性部分中的数据保存到存储器封装的非易失性部分。在实例中，响应于在复位信号时启用存储器封装的自刷新模式而执行将存储于存储器封装的易失性部分中的数据保存到存储器封装的非易失性部分。
在实例中，当确定专用保存信号无效时，将存储于存储器封装的易失性部分中的数据保存到存储器封装的非易失性部分。在实例中，对应于RESET_n的引脚是288根引脚的引脚94。在实例中，由对应于如JEDEC标准系列中针对DDR4所定义的SAVE_n的引脚传达专用保存信号。在实例中，对应于SAVE_n的引脚是288根引脚的引脚230。
图5说明可在其上执行本文中所论述的技术(例如，方法论)中的任何一或多者的实例机器500的框图。在替代实施例中，机器500可操作为独立装置或可连接(例如，联网)到其它机器。在联网部署中，机器500可作为服务器-客户端网络环境中的服务器机器、客户端机器或两者而操作。在实例中，机器500可充当对等间(P2P)(或其它分布式)网络环境中的对等机器。机器500可为个人计算机(PC)、平板计算机PC、机顶盒(STB)、个人数字助理(PDA)、移动电话、网络设备、IoT装置、汽车系统、或能够(循序或以其它方式)执行指定待由所述机器采取的动作的指令的任何机器。此外，虽然仅说明单个机器，但术语“机器”也应被视为包含个别或联合执行一(或多)个指令集以执行本文中所论述的方法论的任一或多者(例如云端计算、软件即服务(SaaS)、其它计算机丛集配置)的机器的任何集合。
如本文中所描述，实例可包含逻辑、组件、装置、封装或机构，或可由逻辑、组件、装置、封装或机构操作。电路系统(例如，电路集合、处理电路系统等)是在包含硬件(例如，简单电路、门、逻辑等)的有形实体中实施的电路集合(例如，一组电路)。电路系统成员资格可随着时间及基础硬件可变性而灵活。电路系统包含在操作时可单独或组合地执行特定任务的成员。在实例中，电路系统的硬件可经恒定地设计以实行特定操作(例如，硬接线)。在实例中，电路系统的硬件可包含可变连接的物理组件(例如，执行单元、晶体管、简单电路等)，包含物理上经修改(例如，不变质量的粒子磁性、电、可移动放置等)以编码所述特定操作的指令的计算机可读媒体。在连接物理组件中，硬件构成的基础电性质(例如)从绝缘体改变成导体或反之亦然。指令使参与硬件(例如，执行单元或负载机构)能够经由可变连接产生硬件中的电路系统的成员以在操作中实行特定任务的部分。因此，当装置操作时，计算机可读媒体通信地耦合到电路系统的其它组件。在实例中，物理组件的任一者可用于一个以上电路系统的一个以上成员中。例如，在操作下，执行单元可在一时间点用于第一电路系统的第一电路中且在不同时间由第一电路系统中的第二电路或由第二电路系统中的第三电路再用。
机器(例如，计算机系统)500可包含硬件处理器502(例如，CPU、GPU、硬件处理器核心或其任何组合)、主存储器504及静态存储器506，其中的一些或全部可经由互连(例如，总线)508彼此通信。机器500可进一步包含显示器单元510、字母数字输入装置512(例如，键盘)及用户接口(UI)导览装置514(例如，鼠标)。在实例中，显示器单元510、输入装置512及UI导览装置514可为触摸屏幕显示器。机器500可另外包含信号产生装置518(例如，扬声器)、网络接口装置520及一或多个传感器516，例如全球定位系统(GPS)传感器、罗盘、加速度计或其它传感器。机器500可包含输出控制器528，例如用以通信或控制一或多个外围装置(例如，打印机、读卡器等)的串行(例如，通用串行总线(USB))、并行、或其它有线或无线(例如，红外线(IR)、近场通信(NFC)等)连接。
机器500可包含一或多个机器可读媒体522，其上存储器现本文中所描述的技术或功能的任一或多者或由本文中所描述的技术或功能中的任一或多者利用的一或多组数据结构或指令524(例如，软件)，例如触发器组件113。机器可读媒体522可包含以下一或多者：主存储器524、静态存储器506及大容量存储装置521。指令524可在由机器500执行期间完全或至少部分地驻留于主存储器504、静态存储器506、大容量存储装置521或硬件处理器502内。在实例中，硬件处理器502、主存储器504、静态存储器506或大容量存储装置521的一者或任一组合可构成机器可读媒体522。
虽然机器可读媒体522被说明为单个媒体，但术语“机器可读媒体”可包含经配置以存储一或多个指令524的单个媒体或多个媒体(例如，集中式或分布式数据库、或相关联高速缓存及服务器)。
术语“机器可读媒体”可包含能够存储、编码或载送通过机器500执行且引起机器500执行本发明的技术的任一或多者的指令，或能够存储、编码或载送通过此类指令使用或与此类指令相关联的数据结构的任何媒体。非限制性机器可读媒体实例可包含固态存储器、光学及磁性媒体。在实例中，集结型(massed)机器可读媒体包括具有含不变(例如，静止)质量的多个粒子的机器可读媒体。因此，集结型机器可读媒体并非是暂时性传播信号。集结型机器可读媒体的特定实例可包含：非易失性存储器，例如半导体存储器装置(例如，EPROM、EEPROM)及闪存装置；磁盘，例如内部硬盘及可抽换式磁盘；磁光盘；及CD-ROM及DVD-ROM磁盘。
指令524(例如，软件、程序、操作系统(OS)等)或其它数据经存储于大容量存储装置521上，可通过存储器504存取以供处理器502使用。存储器504(例如，DRAM)通常是快速但易失性的，且因此不同于大容量存储装置521(例如，SSD)的存储类型，大容量存储装置521适于长期存储(包含在“关闭”状态时)。由用户或机器500使用的指令524或数据通常加载于存储器504中以供处理器502使用。当存储器504已满时，可分配来自大容量存储装置521的虚空间以补充存储器504；然而，因为大容量存储装置521通常慢于存储器504，且写入速度通常是读取速度的至少1/2，所以使用虚拟存储器可大大地减少归因于存储装置延时的用户体验(相比于存储器504，例如，DRAM)。此外，将大容量存储装置521用于虚拟存储器可大大地减少大容量存储装置521的可用使用期限。
相比于虚拟存储器，虚拟存储器压缩(例如，
Figure GDA0002662315030000101
内核特征“ZRAM”)使用存储器的部分作为经压缩块存储装置以避免分页到大容量存储装置521。分页在经压缩块中发生直到必须将此数据写入到大容量存储装置521。虚拟存储器压缩增加存储器504的可用大小，同时减少大容量存储装置521上的耗损。
针对移动电子装置优化的存储装置或移动存储装置传统上包含MMC固态存储装置(例如，微型安全数字(microSDTM)卡等)。MMC装置包含连接主机装置的数个并行接口(例如，8位并行接口)，且通常是可从所述主机装置卸除及分离的组件。相比而言，eMMCTM装置附接到电路板且被视为主机装置的组件，所述组件具有匹敌基于串行ATATM(串行AT(高级技术)附接，或SATA)的SSD装置的读取速度。然而，对于移动装置性能的需求持续增加，例如完全启用虚拟或扩增实境装置，利用增加的网络速度及类似物。响应于此需求，存储装置已从并行通信接口转换到串行通信接口。通用闪存存储(UFS)装置(包含控制器及固件)使用具有专用读取/写入路径的低电压差动信令(LVDS)串行接口与主机装置通信，从而进一步达到更大读取/写入速度。
可进一步通过通信网络526，使用传输媒体，经由利用数个传送协议的任一者(例如，帧中继、因特网协议(IP)、传输控制协议(TCP)、用户数据块协议(UDP)、超文本传送协议(HTTP)等)的网络接口装置520来传输或接收指令524。实例通信网络可包含局域网络(LAN)、广域网(WAN)、封包数据网络(例如，因特网)、移动电话网络(例如，蜂窝网络)、简易老式电话(POTS)网络，及无线数据网络(例如，电气及电子工程师协会(IEEE)802.11系列标准(称为
Figure GDA0002662315030000111
)、IEEE 802.16系列标准(称为
Figure GDA0002662315030000112
)、IEEE 802.15.4系列标准)、对等间(P2P)网络，等等。在实例中，网络接口装置520可包含一或多个物理插孔(例如，以太网络、同轴或电话插孔)或一或多个天线，以连接到通信网络526。在实例中，网络接口装置520可包含多个天线，以使用单输入多输出(SIMO)、多输入多输出(MIMO)或多输入单输出(MISO)技术中的至少一者来进行无线通信。术语“传输媒体”应被视为包含能够存储、编码或载送由机器500执行的指令的任何无形媒体，且包含促进此软件的通信的数字或模拟通信信号或其它无形媒体。
额外实例：
实例1是一种用于存储备份存储器封装保存触发器的存储器封装，存储器封装包括：易失性部分，其用来存储数据；非易失性部分；第一接口，其用来：接收数据；及接收复位信号；第二接口，其经布置以连接到主机；及处理装置，其用来响应于复位信号而将存储于易失性部分中的数据保存到非易失性部分。
在实例2中，实例1的标的物包含，其中第二接口是根据I2C标准系列操作的总线。
在实例3中，实例1到2的标的物包含，其中第一接口是版本4双倍数据速率(DDR4)随机存取存储器(RAM)接口。
在实例4中，实例3的标的物包含，其中存储器封装符合非易失性双列直插存储器模块(NVDIMM)。
在实例5中，实例4的标的物包含，其中NVDIMM是根据联合电子装置工程委员会(JEDEC)标准系列的NVDIMM-N类型。
在实例6中，实例3到5的标的物包含，其中在对应于如联合电子装置工程委员会(JEDEC)标准系列中针对DDR4所定义的RESET_n的引脚处接收复位信号。
在实例7中，实例3到6的标的物包含，其中处理装置经布置以响应于确定专用保存信号无效而将存储于易失性部分中的数据保存到非易失性部分。
在实例8中，实例7的标的物包含，其中对应于RESET_n的引脚是288根引脚的引脚94。
在实例9中，实例7到8的标的物包含，其中由对应于如联合电子装置工程委员会(JEDEC)标准系列中针对DDR4所定义的SAVE_n的引脚传达专用保存信号。
在实例10中，实例9的标的物包含，其中对应于SAVE_n的引脚是288根引脚的引脚230。
在实例11中，实例3到10的标的物包含，其中处理装置经布置以响应于在复位信号时启用存储器封装的自刷新模式而将存储于易失性部分中的数据保存到非易失性部分。
在实例12中，实例1到11的标的物包含，其中存储器封装根据联合电子装置工程委员会(JEDEC)字节可寻址能量备份接口(BAEBI)标准系列操作。
在实例13中，实例12的标的物包含，其中JEDEC BAEBI标准系列包含JESD245B.01标准。
实例14是一种用于存储备份存储器封装保存触发器的方法，所述方法包括：经由第一接口接收数据以存储于存储器封装的易失性部分中，存储器封装包含经布置以将主机连接到存储器封装中的处理装置的第二接口；在存储器封装处经由第一接口接收复位信号；及响应于复位信号而将存储于存储器封装的易失性部分中的数据保存到存储器封装的非易失性部分。
在实例15中，实例14的标的物包含，其中第二接口是根据I2C标准系列操作的总线。
在实例16中，实例14到15的标的物包含，其中第一接口是版本4双倍数据速率(DDR4)随机存取存储器(RAM)接口。
在实例17中，实例16的标的物包含，其中存储器封装符合非易失性双列直插存储器模块(NVDIMM)。
在实例18中，实例17的标的物包含，其中NVDIMM是根据联合电子装置工程委员会(JEDEC)标准系列的NVDIMM-N类型。
在实例19中，实例16到18的标的物包含，其中在对应于如联合电子装置工程委员会(JEDEC)标准系列中针对DDR4所定义的RESET_n的引脚处接收复位信号。
在实例20中，实例16到19的标的物包含，其中响应于确定专用保存信号无效而执行将存储于存储器封装的易失性部分中的数据保存到存储器封装的非易失性部分。
在实例21中，实例20的标的物包含，其中对应于RESET_n的引脚是288根引脚的引脚94。
在实例22中，实例20到21的标的物包含，其中由对应于如联合电子装置工程委员会(JEDEC)标准系列中针对DDR4所定义的SAVE_n的引脚传达专用保存信号。
在实例23中，实例22的标的物包含，其中对应于SAVE_n的引脚是288根引脚的引脚230。
在实例24中，实例16到23的标的物包含，其中响应于在复位信号时启用存储器封装的自刷新模式而执行将存储于存储器封装的易失性部分中的数据保存到存储器封装的非易失性部分。
在实例25中，实例14到24的标的物包含，其中存储器封装根据联合电子装置工程委员会(JEDEC)字节可寻址能量备份接口(BAEBI)标准系列操作。
在实例26中，实例25的标的物包含，其中JEDEC BAEBI标准系列包含JESD245B.01标准。
实例27是至少一种包含用于存储备份存储器封装保存触发器的指令的机器可读媒体，所述指令在由存储器封装的处理电路系统执行时使所述存储器封装执行包括以下各者的操作：经由第一接口接收数据以存储于存储器封装的易失性部分中，存储器封装包含经布置以将主机连接到存储器封装中的处理装置的第二接口；在存储器封装处经由第一接口接收复位信号；及响应于复位信号而将存储于存储器封装的易失性部分中的数据保存到存储器封装的非易失性部分。
在实例28中，实例27的标的物包含，其中第二接口是根据I2C标准系列操作的总线。
在实例29中，实例27到28的标的物包含，其中第一接口是版本4双倍数据速率(DDR4)随机存取存储器(RAM)接口。
在实例30中，实例29的标的物包含，其中存储器封装符合非易失性双列直插存储器模块(NVDIMM)。
在实例31中，实例30的标的物包含，其中NVDIMM是根据联合电子装置工程委员会(JEDEC)标准系列的NVDIMM-N类型。
在实例32中，实例29到31的标的物包含，其中在对应于如联合电子装置工程委员会(JEDEC)标准系列中针对DDR4所定义的RESET_n的引脚处接收复位信号。
在实例33中，实例29到32的标的物包含，其中响应于确定专用保存信号无效而将存储于存储器封装的易失性部分中的数据保存到存储器封装的非易失性部分。
在实例34中，实例33的标的物包含，其中对应于RESET_n的引脚是288根引脚的引脚94。
在实例35中，实例33到34的标的物包含，其中由对应于如联合电子装置工程委员会(JEDEC)标准系列中针对DDR4所定义的SAVE_n的引脚传达专用保存信号。
在实例36中，实例35的标的物包含，其中对应于SAVE_n的引脚是288根引脚的230根引脚。
在实例37中，实例29到36的标的物包含，其中响应于在复位信号时启用存储器封装的自刷新模式而执行将存储于存储器封装的易失性部分中的数据保存到存储器封装的非易失性部分。
在实例38中，实例27到37的标的物包含，其中存储器封装根据联合电子装置工程委员会(JEDEC)字节可寻址能量备份接口(BAEBI)标准系列操作。
在实例39中，实例38的标的物包含，其中JEDEC BAEBI标准系列包含JESD245B.01标准。
实例40是一种用于存储备份存储器封装保存触发器的系统，所述系统包括：用于经由第一接口接收数据以存储于存储器封装的易失性部分中的构件，存储器封装包含经布置以将主机连接到存储器封装中的处理装置的第二接口；用于在存储器封装处经由第一接口接收复位信号的构件；及用于响应于复位信号而将存储于存储器封装的易失性部分中的数据保存到存储器封装的非易失性部分的构件。
在实例41中，实例40的标的物包含，其中第二接口是根据I2C标准系列操作的总线。
在实例42中，实例40到41的标的物包含，其中第一接口是版本4双倍数据速率(DDR4)随机存取存储器(RAM)接口。
在实例43中，实例42的标的物包含，其中存储器封装符合非易失性双列直插存储器模块(NVDIMM)。
在实例44中，实例43的标的物包含，其中NVDIMM是根据联合电子装置工程委员会(JEDEC)标准系列的NVDIMM-N类型。
在实例45中，实例42到44的标的物包含，其中在对应于如联合电子装置工程委员会(JEDEC)标准系列中针对DDR4所定义的RESET_n的引脚处接收复位信号。
在实例46中，实例42到45的标的物包含，其中响应于确定专用保存信号无效而将存储于存储器封装的易失性部分中的数据保存到存储器封装的非易失性部分。
在实例47中，实例46的标的物包含，其中对应于RESET_n的引脚是288根引脚的引脚94。
在实例48中，实例46到47的标的物包含，其中由对应于如联合电子装置工程委员会(JEDEC)标准系列中针对DDR4所定义的SAVE_n的引脚传达专用保存信号。
在实例49中，实例48的标的物包含，其中对应于SAVE_n的引脚是288根引脚的引脚230。
在实例50中，实例42到49的标的物包含，其中响应于在复位信号时启用存储器封装的自刷新模式而执行将存储于存储器封装的易失性部分中的数据保存到存储器封装的非易失性部分。
在实例51中，实例40至50的标的物包含，其中存储器封装根据联合电子装置工程委员会(JEDEC)字节可寻址能量备份接口(BAEBI)标准系列操作。
在实例52中，实例51的标的物包含，其中JEDEC BAEBI标准系列包含JESD245B.01标准。
实例53是至少一种包含指令的机器可读媒体，所述指令在由处理电路系统执行时使处理电路系统执行操作以实施实例1到52中任一实例。
实例54是一种包括用来实施实例1到52中任一实例的构件的设备。
实例55是一种用来实施实例1到52中任一实例的系统。
实例56是一种用来实施实例1到52中任一实例的方法。
上文实施方式包含对形成实施方式的一部分的随附图式的参考。图式通过说明的方式展示可实践本发明的特定实施例。这些实施例在本文中也称为“实例”。此类实例可包含除所展示或所描述元件之外的元件。然而，本发明人还预期其中仅提供那些所展示或所描述元件的实例。此外，本发明人还预期使用关于特定实例(或其一或多个方面)或关于本文中所展示或所描述的其它实例(或其一或多个方面)所展示或所描述的那些元件的任何组合或排列的实例(或其一或多个方面)。
在本发明中，在专利文件中常使用术语“一(a或an)”来包含一个或一个以上，其独立于“至少一个”或“一或多个”的任何其它例子或使用。在本发明中，使用术语“或”是指非排他性“或”，使得“A或B”包含“A但非B”、“B但非A”及“A及B”，除非另有指示。在随附权利要求书中，术语“包含”及“其中(in which)”用作相应术语“包括”及“其中(wherein)”的普通英语等效形式。而且，在以下权利要求书中，术语“包含”及“包括”是开放式的，即，在权利要求中除列于此术语之后的那些元件之外还包含若干元件的系统、装置、对象、或过程仍被视为在所述权利要求的范围内。此外，在以下权利要求书中，术语“第一”、“第二”及“第三”等仅用作标签，并不希望对其对象强加数字要求。
如本文中所使用，操作存储器胞元包含从所述存储器胞元读取、写入到所述存储器胞元或擦除所述存储器胞元。将存储器胞元放置于预期状态中的操作在本文中被称为“编程”，且可包含写入到所述存储器胞元或从所述存储器胞元擦除两者(例如，所述存储器胞元可经编程到经擦除状态)。
将理解，当元件被称为在另一元件“上”、“连接到”另一元件或与另一元件“耦合”时，其可直接在所述另一元件上、连接到所述另一元件或与所述另一元件耦合或可存在中介元件。相比而言，当元件被称为“直接在另一元件上”、“直接连接到”另一元件或“直接与另一元件耦合”时，不存在中介元件或层。除非另有指示，否则如果两个元件在图式中展示为用线连接其，那么所述两个元件可耦合或直接耦合。
上文描述希望是说明性而非限制性。举例来说，上文所述的实例(或其一或多个方面)可彼此组合使用。在检视上文描述后，例如所属领域的一般技术人员可使用其它实施例。主张了解其并非用于解释或限制权利要求书的范围或含义。此外，在上文实施方式中，各种特征可集合在一起以简化本发明。此不应被解译为期望未主张的揭示特征是任何权利要求的关键。实情是，本发明标的物可能在于少于特定揭示实施例的全部特征。因此，权利要求书在此并入实施方式中，其中每一权利要求自身作为单独实施例，且预期此类实施例可以各种组合或排列彼此组合。应参考随附权利要求书连同此类权利要求所授权的等效物的全范围来确定实施例的范围。

Claims (15)

1.一种存储器封装，所述存储器封装包括：
易失性部分，其经布置以存储数据；
非易失性部分；
第一接口，其包括版本4双倍数据速率DDR4随机存取存储器RAM接口，所述第一接口经布置以：
接收所述数据；及
在对应于按照联合电子装置工程委员会JEDEC标准系列中针对版本4双倍数据速率DDR4所定义的RESET_n的引脚处接收复位信号；
第二接口，其经布置以连接到主机；及
处理装置，其经布置以响应于所述复位信号而将存储于所述易失性部分中的所述数据保存到所述非易失性部分。
2.根据权利要求1所述的存储器封装，其中所述第二接口包括根据集成电路间I2C标准系列操作的总线。
3.根据权利要求1所述的存储器封装，其中所述处理装置经布置以响应于确定专用保存信号无效而将存储于所述易失性部分中的所述数据保存到所述非易失性部分。
4.根据权利要求3所述的存储器封装，其中由对应于按照所述联合电子装置工程委员会JEDEC标准系列中针对版本4双倍数据速率DDR4所定义的SAVE_n的第二引脚来传达所述专用保存信号。
5.根据权利要求1所述的存储器封装，其中所述处理装置经布置以响应于在所述复位信号时启用所述存储器封装的自刷新模式而将存储于所述易失性部分中的所述数据保存到所述非易失性部分。
6.一种用于存储器封装的方法，其包括：
经由第一接口接收数据以存储于所述存储器封装的易失性部分中，所述第一接口包括版本4双倍数据速率DDR4随机存取存储器RAM接口，所述存储器封装包含经布置以将主机连接到所述存储器封装中的处理装置的第二接口；
在所述第一接口的引脚处接收复位信号，所述引脚对应于按照联合电子装置工程委员会JEDEC标准系列中针对版本4双倍数据速率DDR4所定义的RESET_n；及
响应于所述复位信号而将存储于所述存储器封装的所述易失性部分中的所述数据保存到所述存储器封装的非易失性部分。
7.根据权利要求6所述的方法，其中所述第二接口包括根据集成电路间I2C标准系列操作的总线。
8.根据权利要求6所述的方法，其中响应于确定专用保存信号无效而执行将存储于所述存储器封装的所述易失性部分中的所述数据保存到所述存储器封装的所述非易失性部分。
9.根据权利要求8所述的方法，其中由对应于按照所述联合电子装置工程委员会JEDEC标准系列中针对版本4双倍数据速率DDR4所定义的SAVE_n的第二引脚来传达所述专用保存信号。
10.根据权利要求6所述的方法，其中响应于在所述复位信号时启用所述存储器封装的自刷新模式而执行将存储于所述存储器封装的所述易失性部分中的所述数据保存到所述存储器封装的所述非易失性部分。
11.至少一种机器可读介质，其包含指令，所述指令在由存储器封装的处理电路系统执行时，使所述存储器封装执行包括以下各者的操作：
经由第一接口接收数据以存储于所述存储器封装的易失性部分中，所述第一接口包括版本4双倍数据速率DDR4随机存取存储器RAM接口，所述存储器封装包含经布置以将主机连接到所述存储器封装中的处理装置的第二接口；
在所述第一接口的引脚处接收复位信号，所述引脚对应于按照联合电子装置工程委员会JEDEC标准系列中针对版本4双倍数据速率DDR4所定义的RESET_n；及
响应于所述复位信号而将存储于所述存储器封装的所述易失性部分中的所述数据保存到所述存储器封装的非易失性部分。
12.根据权利要求11所述的至少一种机器可读介质，其中所述第二接口包括根据I2C标准系列操作的总线。
13.根据权利要求11所述的至少一种机器可读介质，其中响应于确定专用保存信号无效而执行将存储于所述存储器封装的所述易失性部分中的所述数据保存到所述存储器封装的所述非易失性部分。
14.根据权利要求13所述的至少一种机器可读介质，其中由对应于按照所述联合电子装置工程委员会JEDEC标准系列中针对版本4双倍数据速率DDR4所定义的SAVE_n的第二引脚来传达所述专用保存信号。
15.根据权利要求11所述的至少一种机器可读介质，其中响应于在所述复位信号时启用所述存储器封装的自刷新模式而执行将存储于所述存储器封装的所述易失性部分中的所述数据保存到所述存储器封装的所述非易失性部分。
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