CN111800345B - 一种高可靠星座组网空间路由器电路 - Google Patents
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Abstract
本发明公开了一种高可靠星座组网空间路由器电路,本发明通过路由计算单元、交换转发单元、管控单元和复位系统,软件在轨重构时,接收到上注数据,如果上注目标是路由计算CPU,则加载与控制FPGA将其写入到对应的FLASH备存储区;如果上注目标是接口处理FPGA或交换处理FPGA,则加载与控制FPGA通过UART接口送给专用刷新芯片,刷新芯片将其写入FLASH备份存储区。本发明融合冗余容错技术、在轨重构技术,满足产品高可靠和空间环境适应性要求。在此基础上开发的空间路由器在卫星星座组网中有广泛的应用基础,并能够在组网星座中推广应用,具有较好的市场前景、经济效益和社会效益。
Description
技术领域
本发明属于卫星星座组网空间路由器领域,具体涉及一种高可靠星座组网空间路由器电路。
背景技术
路由器是星座组网的核心设备,随着互联网卫星的推进,对该设备的需求日趋强烈,当前的空间嵌入式计算机均为管理和处理类产品,无高速路由转发和计算功能,基于单片机或SPARC V8架构处理器、FLASH型或熔丝型FPGA等硬件资源和接口也不支持其路由功能的开发和扩展,无功能性能满足需求且适用于空间应用的同类型产品。
发明内容
本发明的目的在于克服上述不足,提供一种高可靠星座组网空间路由器电路,以国产双核PPC和K7系列FPGA为核心,对到达互联网卫星的数据进行路由转发,实现数据在星上的高速交换与处理。
为了达到上述目的,本发明包括路由计算单元、交换转发单元、管控单元和复位系统;
路由计算单元采用国产双核PPC作为CPU处理器,用于路由算法计算,控制交换转发单元的读写和信息交互,通过管控单元从FLASH加载应用程序,并读取管控单元相关寄存器值;CPU软件重构时,整个软件上注完成后,地面发送指令通过管控单元触发CPU复位后重新加载管控单元的FLASH备存储区中的程序;如果检测到CPU工作正常,则管控单元将上注软件写入到管控单元的FLASH主存储区;
交换转发单元采用国产K7系列FPGA,用于完成输入/输出分组的处理、转发表查找、遥测/遥控接口、地检数据接口和UTC时间同步功能;用于完成队列管理和总线调度;由刷新芯片对FPGA进行配置和刷新,软件重构时,通过管控单元控制刷新芯片使上注的程序段写入交换转发单元的FLASH备存储区,当整个软件上注完成后,发送指令触发接口处理FPGA和交换处理FPGA重新加载交换转发单元的FLASH备存储区中的程序;如果检测到FPGA工作正常,则将上注软件写入到交换转发单元的FLASH主存储区;
管控单元采用熔丝型FPGA,用于当软件重构时,接收到上注数据,如果上注目标是路由计算CPU,则加载与控制FPGA将其写入到对应交换转发单元的FLASH主存储区和交换转发单元的FLASH备存储区;如果上注目标是接口处理FPGA或交换处理FPGA,则加载与控制FPGA通过UART接口送给专用刷新芯片,刷新芯片将其写入交换转发单元的FLASH备存储区;
复位系统用于触发整个路由器的复位。
路由计算单元包括CPU、PROM和DDR2,CPU连接管控单元的FLASH主存储区和管控单元的FLASH备存储区;
CPU连接PROM和DDR2,PROM用于存放引导程序。
交换转发单元包括接口处理FPGA、交换处理FPGA和刷新芯片;
接口处理FPGA和交换处理FPGA均连接刷新芯片,刷新芯片连接交换转发单元的FLASH主存储区和交换转发单元的FLASH备存储区,接口处理FPGA和交换处理FPGA均连接管控单元;
交换处理FPGA根据功能要求需外挂用于配合交换处理FPGA进行队列管理的DDR2和SRAM芯片;
刷新芯片用于擦除、烧写和回读交换转发单元的FLASH主存储区和交换转发单元的FLASH备存储区,并对交换处理FPGA进行配置刷新。
管控单元包括加载与控制FPGA,加载与控制FPGA连接交换转发单元的接口处理FPGA、交换处理FPGA和刷新芯片;
加载与控制FPGA用于控制解析并转发上注指令到交换转发单元的刷新芯片,并控制交换转发单元进行擦除、烧写和回读交换转发单元的FLASH主存储区和交换转发单元的FLASH备存储区;用于控制路由计算单元上注软件解析并对交换转发单元的FLASH主存储区和交换转发单元的FLASH备存储区进行擦除、编程操作,产生CPU复位指令、接收CPU脉冲信号以及触发CPU重加载;用于控制复位系统。
复位系统采用看门狗电路,看门狗电路连接路由计算单元的CPU、交换转发单元的接口处理FPGA和交换处理FPGA以及管控单元的加载与控制FPGA。
与路由计算单元的CPU连接复位系统还能够采用上电复位和指令复位的方式。
与现有技术相比,本发明通过路由计算单元、交换转发单元、管控单元和复位系统,软件在轨重构时,接收到上注数据,如果上注目标是路由计算CPU,则加载与控制FPGA将其写入到对应交换转发单元的FLASH主存储区和交换转发单元的FLASH备存储区;如果上注目标是接口处理FPGA或交换处理FPGA,则加载与控制FPGA通过UART接口送给专用刷新芯片,刷新芯片将其写入交换转发单元的FLASH备存储区。本发明融合冗余容错技术、在轨重构技术,满足产品高可靠和空间环境适应性要求。在此基础上开发的空间路由器在卫星星座组网中有广泛的应用基础,并能够在组网星座中推广应用,具有较好的市场前景、经济效益和社会效益。
附图说明
图1为本发明的原理图;
图2为本发明中路由计算单元与其他单元的连接原理图;
图3为本发明中交换转发单元与其他单元的连接原理图;
图4为本发明中管控单元与其他单元的连接原理图;
图5为实施例的原理图。
具体实施方式
下面结合附图对本发明做进一步说明。
参见图1,本发明包括路由计算单元、交换转发单元、管控单元和复位系统;
路由计算单元用于路由算法计算,控制交换转发单元的读写和信息交互,通过管控单元从FLASH加载应用程序,并读取管控单元相关寄存器值;CPU软件重构时,整个软件上注完成后,地面发送指令通过管控单元触发CPU复位后重新加载管控单元的FLASH备存储区中的程序;如果检测到CPU工作正常,则管控单元将上注软件写入到管控单元的FLASH主存储区;
交换转发单元用于完成输入/输出分组的处理、转发表查找、遥测/遥控接口、地检数据接口和UTC时间同步功能;用于完成队列管理和总线调度;由刷新芯片FPGA进行配置和刷新,软件重构时,通过管控单元控制刷新芯片使上注的程序段写入交换转发单元的FLASH备存储区,当整个软件上注完成后,发送指令触发接口处理FPGA和交换处理FPGA重新加载交换转发单元的FLASH备存储区中的程序;如果检测到FPGA工作正常,则将上注软件写入到交换转发单元的FLASH主存储区;
管控单元用于当软件重构时,接收到上注数据,如果上注目标是路由计算CPU,则加载与控制FPGA将其写入到对应交换转发单元的FLASH主存储区和交换转发单元的FLASH备存储区;如果上注目标是接口处理FPGA或交换处理FPGA,则加载与控制FPGA通过UART接口送给专用刷新芯片,刷新芯片将其写入交换转发单元的FLASH备存储区;
复位系统用于触发整个路由器的复位。
1、路由计算单元
参见图2,路由计算单元采用双核PPC芯片作为CPU处理器,CPU外挂DDR2芯片,运行时存放VxWorks等实时操作系统,协议栈应用程序和中间过程变量等;CPU芯片外挂PROM芯片用于存放引导程序,当CPU芯片上电后,首先运行PROM的引导程序,然后通过加载与控制FPGA芯片从FLASH主(或备)存储区中搬移操作系统和应用程序到DDR2中运行,CPU软件加载采用16位数据总线。
CPU芯片初始化完成后运行应用程序功能,同时输出心跳脉冲到加载与控制FPGA,如果心跳脉冲停止输出,则加载与控制FPGA触发CPU芯片复位,重新加载程序。
当路由计算CPU软件在轨重构时,首先由加载与控制FPGA接管FLASH的读写控制,将上注的程序段写入管控单元的FLASH备存储区,当整个软件上注完成后,地面发送指令触发CPU芯片重新加载管控单元的FLASH备存储区中的程序;如果检测到CPU工作正常,则将上注软件写入到管控单元的FLASH主存储区。
CPU芯片采用EMIF总线与接口处理FPGA连接,并预留SRIO和PCIe高速串行总线接口,用于路由协议控制命令、异常数据分组、转发表等参数配置信息、路由遥测/遥控信息的片间传递;CPU芯片采用EMIF总线与交换处理FPGA连接,用于队列管理和总线调度的参数配置等。
2、交换转发单元
参见图3,交换转发单元采用2片K7系列SRAM型FPGA芯片和刷新芯片组成,按功能划分为接口处理FPGA和交换处理FPGA。接口处理FPGA完成输入/输出分组的处理、转发表查找、遥测/遥控接口、地检数据接口和UTC时间同步等功能,交换处理FPGA完成队列管理和总线调度等功能。接口处理FPGA根据实际需求进行接口外扩;交换处理FPGA外挂80位宽的SRAM芯片和72位宽DDR2芯片,具有EDAC或ECC功能,用于配合交换处理FPGA进行队列管理。接口处理FPGA和交换处理FPGA之间采用SRIO 4X接口连接,同时预留不小于30个GPIO接口连接。
接口处理FPGA和交换处理FPGA位流不同,程序采用主/备存储方式,通过专用刷新芯片连接FLASH芯片;当接口处理FPGA软件和交换处理FPGA软件在轨重构时,首先经过加载与控制FPGA将上注的程序段通过串口转发给刷新芯片写入交换转发单元的FLASH备存储区,当整个软件上注完成后,发送指令触发接口处理FPGA和交换处理FPGA重新加载交换转发单元的FLASH备存储区中的程序;如果检测到FPGA工作正常,则将上注软件写入到相应的交换转发单元的FLASH主存储区。
专用FPGA刷新芯片主要完成擦除、烧写和回读FLASH,接口处理FPGA和交换处理FPGA的加载、刷新、单粒子功能检测和复位控制等功能。
专用刷新芯片外挂FLASH芯片,存储接口处理FPGA和交换处理FPGA的主备份程序,有重构需求时,将上注程序通过刷新芯片写入备FLASH中,通过配置刷新芯片将程序从备FLASH中重新加载配置FPGA,实现在轨功能重构。
3、管控单元
参见图4,管控单元主要由加载与控制FPGA组成,加载与控制FPGA主要完成擦除、烧写、回读FLASH,解析CPU复位指令,接收CPU脉冲信号,触发CPU重加载等功能,同时还负责解析并转发FPGA上注指令到专用刷新芯片。
加载与控制FPGA通过异步RS422接口与其它设备连接,同时对看门狗电路进行喂狗;如果监测到应用软件跑飞则触发CPU复位,重新加载程序;专用刷新芯片和加载与控制FPGA之间通过UART接口连接;加载与控制FPGA剩余的IO端口按平均的方式连接到接口处理FPGA和交换处理FPGA,预留给关键变量三模表决使用。
当软件在轨重构时,RS422接口接收到上注数据,如果上注目标是路由计算CPU,则加载与控制FPGA将其写入到对应交换转发单元的FLASH主存储区和交换转发单元的FLASH备存储区;如果上注目标是接口处理FPGA或交换处理FPGA,则加载与控制FPGA通过UART接口送给专用刷新芯片,刷新芯片将其写入交换转发单元的FLASH备存储区。
4、复位系统
复位系统是提高产品空间环境适应性和可靠性的重要措施,本设计采用的复位措施包括:上电复位、看门狗复位、指令复位以及软复位。
1)路由板上电复位信号宽度为200ms,低电平有效,为整板复位,复位结束后CPU、FPGA开始程序加载;
2)路由器采用硬件看门狗电路,由加载与控制FPGA在1.6s时间内进行清狗操作,否则将输出200ms复位低脉冲,完成整板复位;同时加载与控制FPGA监控CPU输出心跳脉冲信号,若连续在50ms内未监测到该信号,则输出复位信号单独复位CPU;
3)路由器接收外部OC复位指令,低电平有效,加载与控制FPGA监测到该信号有效后,停止喂狗操作,由看门狗电路输出复位信号,整板复位;
4)路由器接收来自RS422总线的软件复位指令,加载与控制FPGA接收到该指令后,FPGA停止喂狗,由看门狗电路输出整板复位信号;
无论硬件复位还是软件复位,一旦发生,看门狗电路输出RST信号连接到路由计算CPU、接口处理FPGA和交换处理FPGA芯片的复位管脚,触发整个路由器的复位。
实施例:
参见图5,由功能实现方案以路由器电路设计方法为核心,补充接口电路、时钟、供电以及电连接器等,构成路由器的完整功能。
路由器上电后,各电源转换模块输出板内三次电源,上电复位电路同时输出200ms宽度复位信号;
复位结束后,配置刷新芯片开始配置接口处理FPGA和交换处理FPGA,同时处理器加载boot程序,并顺序加载应用程序,加载过程以及整个运行中需进行喂狗操作;
FPGA及CPU程序加载成功后,路由器具备工作状态;
路由器根据指令、接口以及软件功能完成载荷间不同接口数据的路由转发功能。
在功能实现的基础上,为提高产品空间环境适应性,设计上采取ECC、定时刷新、看门狗监控、在轨重构以及备份存储等措施。
Claims (6)
1.一种高可靠星座组网空间路由器电路,其特征在于,包括路由计算单元、交换转发单元、管控单元和复位系统;
路由计算单元用于路由算法计算,控制交换转发单元的读写和信息交互,通过管控单元从FLASH加载应用程序,并读取管控单元相关寄存器值;CPU软件重构时,整个软件上注完成后,地面发送指令通过管控单元触发CPU复位后重新加载管控单元的FLASH备存储区中的程序;如果检测到CPU工作正常,则管控单元将上注软件写入到管控单元的FLASH主存储区;
交换转发单元用于完成输入/输出分组的处理、转发表查找、遥测/遥控接口、地检数据接口和UTC时间同步功能;用于完成队列管理和总线调度;由刷新芯片FPGA进行配置和刷新,软件重构时,通过管控单元控制刷新芯片使上注的程序段写入交换转发单元的FLASH备存储区,当整个软件上注完成后,发送指令触发接口处理FPGA和交换处理FPGA重新加载交换转发单元的FLASH备存储区中的程序;如果检测到FPGA工作正常,则将上注软件写入到交换转发单元的FLASH主存储区;
管控单元用于当软件重构时,接收到上注数据,如果上注目标是路由计算CPU,则加载与控制FPGA将其写入到对应交换转发单元的FLASH主存储区和交换转发单元的FLASH备存储区;如果上注目标是接口处理FPGA或交换处理FPGA,则加载与控制FPGA通过UART接口送给专用刷新芯片,刷新芯片将其写入FLASH备存储区;
复位系统用于触发整个路由器的复位。
2.根据权利要求1所述的一种高可靠星座组网空间路由器电路,其特征在于,路由计算单元包括CPU、PROM和DDR2,CPU连接管控单元的FLASH主存储区和管控单元的FLASH备存储区;
CPU连接PROM和DDR2,PROM用于存放引导程序。
3.根据权利要求1所述的一种高可靠星座组网空间路由器电路,其特征在于,交换转发单元包括接口处理FPGA、交换处理FPGA和刷新芯片;
接口处理FPGA和交换处理FPGA均连接刷新芯片,刷新芯片连接交换转发单元的FLASH主存储区和交换转发单元的FLASH备存储区,接口处理FPGA和交换处理FPGA均连接管控单元;
交换处理FPGA根据功能要求需外挂用于配合交换处理FPGA进行队列管理的DDR2和SRAM芯片;
刷新芯片用于擦除、烧写和回读交换转发单元的FLASH主存储区和交换转发单元的FLASH备存储区,并对交换处理FPGA进行配置刷新。
4.根据权利要求1所述的一种高可靠星座组网空间路由器电路,其特征在于,管控单元包括加载与控制FPGA,加载与控制FPGA连接交换转发单元的接口处理FPGA、交换处理FPGA和刷新芯片;
加载与控制FPGA用于控制解析并转发上注指令到交换转发单元的刷新芯片,并控制交换转发单元进行擦除、烧写和回读交换转发单元的FLASH主存储区和交换转发单元的FLASH备存储区;用于控制路由计算单元上注软件解析并对交换转发单元的FLASH主存储区和交换转发单元的FLASH备存储区进行擦除、编程操作,产生CPU复位指令、接收CPU脉冲信号以及触发CPU重加载;用于控制复位系统。
5.根据权利要求1所述的一种高可靠星座组网空间路由器电路,其特征在于,复位系统采用看门狗电路,看门狗电路连接路由计算单元的CPU、交换转发单元的接口处理FPGA和交换处理FPGA以及管控单元的加载与控制FPGA。
6.根据权利要求1或5所述的一种高可靠星座组网空间路由器电路,其特征在于,与路由计算单元的CPU连接复位系统还能够采用上电复位和指令复位的方式。
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PB01 | Publication | ||
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SE01 | Entry into force of request for substantive examination | ||
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GR01 | Patent grant | ||
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