CN115189753B - 一种应用于卫星通信基带信号处理模块的硬件电路 - Google Patents

Abstract

本发明提供了一种应用于卫星通信基带信号处理模块的硬件电路，作为星载通信信号处理类计算机的重要组成部分，将星载模块分为信号处理单元、高速AD单元、高速DA单元、复位单元、时钟管理单元和供电单元，实现1路高速连续信号的中频下变频、再生解调以及译码，将有效数据转发；并通过高速DA单元中对对高速输入数据进行编码调制，实现2路信号的发送功能，调制信号功率根据遥控指令可变；本发明可满足当前卫星通信基带信号处理的硬件需求，采用抗辐照器件的同时采取定时刷新、复位系统、备份存储等冗余容错技术来增强产品的空间环境适应性，提高产品的可靠性指标，并具有在FPGA软件重构功能，提高产品应用的灵活性。

Description

一种应用于卫星通信基带信号处理模块的硬件电路

技术领域

本发明涉及空间嵌入式计算机应用领域，具体为一种应用于卫星通信基带信号处理模块的硬件电路。

背景技术

卫星星间及星地通信多采用无线微波通信方式，射频信号转换为基带信号均需要采用高速AD/DA器件进行调制解调信号处理，工业级器件无法满足星载计算机高可靠、长寿命的应用要求。近年来，国产高性能、抗辐照元器件得到快速发展并逐渐开展在轨应用验证，星载计算机对设备国产化的需求日趋强烈，大规模电路和高速器件的应用同步展开。针对大规模FPGA和高速AD/DA相结合的星载采集和处理功能，目前无功能性能满足需求且适用于空间应用的同类型产品。

发明内容

针对现有技术中存在无法满足星载计算机高可靠、长寿命的应用要求的问题，本发明提供一种应用于卫星通信基带信号处理模块的硬件电路，电路结构简单，使用方便，可满足当前卫星通信基带信号处理的硬件需求。

本发明是通过以下技术方案来实现：

一种应用于卫星通信基带信号处理模块的硬件电路，包括信号处理单元、时钟管理单元、高速AD单元、高速DA单元、复位单元和供电单元；所述时钟管理单元的输出端分别连接高速AD单元和高速DA单元的输入端，所述高速AD单元的输出端连接信号处理单元的输入端，所述复位单元的输出端连接信号处理单元的输入端；所述信号处理单元的输出端分别连接时钟管理单元和高速DA单元；所述供电单元的输出端分别连接信号处理单元、时钟管理单元、高速AD单元、高速DA单元和复位单元的输入端。

优选的，信号处理单元包括处理FPGA电路、刷新芯片电路、DDR3、主FLASH电路、备FLASH电路、第一晶振和第二晶振；所述处理FPGA电路与刷新芯片电路连接，所述DDR3与处理FPGA电路连接，所述第一晶振的输出端连接处理FPGA电路的输入端，所述主FLASH电路和备FLASH电路与刷新芯片电路连接，所述第二晶振的输出端连接刷新芯片电路输入端；所述处理FPGA电路的输入端连接高速AD单元、复位单元和供电单元，处理FPGA电路的输出端连接高速DA单元。

进一步的，高速AD单元包括高速AD电路和第一信号调理电路；所述第一信号调理电路包括隔离衰减电路和放大电路，所述隔离衰减电路的输出端连接放大电路的输入端，所述放大电路的输出端连接高速AD电路的输入端，所述时钟管理单元的输出端连接高速AD电路的输入端，所述高速AD电路的输出端与处理FPGA电路的输入端电路连接。

进一步的，高速DA单元包括第一高速DA电路、第二高速DA电路、第二信号调理电路和第三信号调理电路；所述处理FPGA电路的输出端分别与第一高速DA电路和第二高速DA电路的输入端连接，所述第一高速DA电路的输出端连接第二信号调理电路的输入端；第二高速DA电路的输出端连接第三信号调理电路的输入端，第二信号调理电路和第三信号调理电路分别进行高速模拟信号输出；所述时钟管理单元的输出端分别连接第一高速DA电路、第二高速DA电路。

进一步的，复位单元包括上位复位电路、复位隔离电路和与门电路，所述上位复位电路和隔离电路的输出端连接与门电路的输入端，所述与门电路的输出端连接处理FPGA电路。

更进一步的，复位隔离电路包括OC复位接收电路和隔离设计电路，所述OC复位接收电路的输入端连接外部OC复位输出端，OC复位接收电路的输出端连接隔离设计电路的输入端，隔离设计电路的输出端连接与门电路的输入端。

进一步的，时钟管理单元包括时钟管理电路和第三晶振；所述时钟管理电路包括锁相环倍频单元和时钟驱动电路，所述第三晶振和信号处理单元的输出端均连接锁相环倍频单元的输入端，所述锁相环倍频单元的输出端连接时钟驱动电路的输入端，所述时钟驱动电路的输出端分别连接高速AD单元和高速DA单元的输入端。

优选的，供电单元包括数字供电分区和模拟供电分区，所述数字供电分区用于对处理FPGA电路、驱动器和存储器进行供电，所述模拟供电分区用于对高速AD电路、高速DA电路和PLL锁相环进行供电。

优选的，还包括内部连接器，所述内部连接器与信号处理单元、复位单元和供电单元均通过电路连接。

与现有技术相比，本发明具有以下有益的技术效果：

本发明提供了一种应用于卫星通信基带信号处理模块的硬件电路，作为星载通信信号处理类计算机的重要组成部分，将星载模块分为信号处理单元、高速AD单元、高速DA单元、复位单元、时钟管理单元和供电单元，实现1路高速连续信号的中频下变频、再生解调以及译码，将有效数据转发；并通过高速DA单元中对对高速输入数据进行编码调制，实现2路信号的发送功能，调制信号功率根据遥控指令可变；本发明可满足当前卫星通信基带信号处理的硬件需求，采用抗辐照器件的同时采取定时刷新、复位系统、备份存储等冗余容错技术来增强产品的空间环境适应性，提高产品的可靠性指标，并具有在FPGA软件重构功能，提高产品应用的灵活性，对抗辐照大规模FPGA和高速AD/DA器件在空间环境的应用起着积极的推动作用。

进一步的，信号处理单元中的处理FPGA电路对从GTX接收的数据进行编码、装帧，最后进行插值与成型滤波，送给高速DA完成发送端信号处理；专用刷新电路主要完成擦除、烧写和回读FLASH，FPGA的加载、刷新、单粒子功能检测和复位控制等功能。

进一步的，高速AD单元由高速AD电路及信号调理电路组成，完成高速模拟信号的接收转换，将转换数据通过LVDS接口发送给处理FPGA进行处理。

进一步的，高速DA单元由高速DA电路及信号调理电路组成，分I、Q两路输出，完成FPGA输出的数字信号转换成高速模拟信号对外输出。

进一步的，复位单元提高产品空间环境适应性和可靠性。

进一步的，时钟管理单元主要完成为板内高速AD/DA电路提供工作时钟，为实现高速AD电路和高速DA电路的1.6GHz工作时钟以及同步性。

进一步的，供电单元有效的对所有设备进行供电需求。

附图说明

图1为本发明中硬件电路结构示意图；

图2为本发明中信号处理单元的电路结构原理图；

图3为本发明中高速AD单元的电路结构原理图；

图4为本发明中高速DA单元的电路结构原理图；

图5为本发明中复位单元的电路结构原理图；

图6为本发明中时钟管理单元的电路结构原理图；

图7为本发明中星载模块硬件电路结构原理图。

图中：1-信号处理单元；2-时钟管理单元；3-高速AD单元；4-高度DA单元；5-复位单元；6-供电单元；7-内部连接器。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

下面结合附图对本发明做进一步详细描述：

本发明提供一种应用于卫星通信基带信号处理模块的硬件电路，电路结构简单，使用方便，可满足当前卫星通信基带信号处理的硬件需求。该设计由国产高性能K7系列FPGA、高速AD和高速DA电路及外围电路组成，包括FPGA系统电路设计、时钟电路设计、高速AD电路设计以及高速DA电路设计等。

具体的，根据图1所示，该应用于卫星通信基带信号处理模块的硬件电路，包括信号处理单元1、时钟管理单元2、高速AD单元3、高速DA单元4、复位单元5和供电单元6；所述时钟管理单元2的输出端分别连接高速AD单元3和高速DA单元4的输入端，所述高速AD单元3的输出端连接信号处理单元1的输入端，所述复位单元5的输出端连接信号处理单元1的输入端；所述信号处理单元1的输出端分别连接时钟管理单元2和高速DA单元4；所述供电单元5的输出端分别连接信号处理单元1、时钟管理单元2、高速AD单元3、高速DA单元4和复位单元5的输入端。

具体的，根据图2所示，信号处理单元1包括处理FPGA电路、刷新芯片电路、DDR3、主FLASH电路、备FLASH电路、第一晶振和第二晶振；所述处理FPGA电路与刷新芯片电路连接，所述DDR3与处理FPGA电路连接，所述第一晶振的输出端连接处理FPGA电路的输入端，所述主FLASH电路和备FLASH电路与刷新芯片电路连接，所述第二晶振的输出端连接刷新芯片电路输入端；所述处理FPGA电路的输入端连接高速AD单元3、复位单元5和供电单元6，处理FPGA电路的输出端连接高速DA单元4。

其中，信号处理单元采用1片国产大规模K7系列SRAM型FPGA芯片和刷新电路组成。处理FPGA电路对从GTX接收的数据进行编码、装帧，最后进行插值与成型滤波，送给高速DA电路完成发送端信号处理；对高速AD电路采样数先进行变频及载波同步、译码与解扰后的数据通过GTX接口发送出去。

处理FPGA电路位流程序采用主/备存储方式，通过专用刷新电路连接FLASH电路；当FPGA软件在轨重构时，首先经过控制UART将上注的程序段写入FLASH备存储区，当整个软件上注完成后，发送指令触发FPGA重新加载FLASH备存储区中的程序。

专用刷新电路主要完成擦除、烧写和回读FLASH，FPGA的加载、刷新、单粒子功能检测和复位控制等功能。

专用刷新电路外挂FLASH电路，存储FPGA的主备份程序，有在轨重构需求时，将上注程序通过刷新电路写入备FLASH中，通过配置刷新芯片将程序从备FLASH中重新加载配置FPGA，实现在轨功能重构。

具体的，根据图3所示，高速AD单元3包括高速AD电路和第一信号调理电路；所述第一信号调理电路包括隔离衰减电路和放大电路，所述隔离衰减电路的输出端连接放大电路的输入端，所述放大电路的输出端连接高速AD电路的输入端，所述时钟管理单元2的输出端连接高速AD电路的输入端，所述高速AD电路的输出端与处理FPGA电路的输入端电路连接。其中，高速AD单元由高速AD电路及信号调理电路组成，完成高速模拟信号的接收转换，将转换数据通过LVDS接口发送给处理FPGA进行处理。

具体的，根据图4所示，高速DA单元4包括第一高速DA电路、第二高速DA电路、第二信号调理电路和第三信号调理电路；所述处理FPGA电路的输出端分别与第一高速DA电路和第二高速DA电路的输入端连接，所述第一高速DA电路的输出端连接第二信号调理电路的输入端；第二高速DA电路的输出端连接第三信号调理电路的输入端，第二信号调理电路和第三信号调理电路分别进行高速模拟信号输出；所述时钟管理单元2的输出端分别连接第一高速DA电路、第二高速DA电路。其中，高速DA单元由高速DA电路及信号调理电路组成，分I、Q两路输出，完成FPGA输出的数字信号转换成高速模拟信号对外输出。

具体的，根据图5所示，复位单元5包括上位复位电路、复位隔离电路和与门电路，所述上位复位电路和隔离电路的输出端连接与门电路的输入端，所述与门电路的输出端连接处理FPGA电路。

其中，复位隔离电路包括OC复位接收电路和隔离设计电路，所述OC复位接收电路的输入端连接外部OC复位输出端，OC复位接收电路的输出端连接隔离设计电路的输入端，隔离设计电路的输出端连接与门电路的输入端。

复位单元是提高产品空间环境适应性和可靠性的重要措施，本设计采用的复位措施包括：上电复位、指令复位。

1）星载模块上电复位信号宽度为200ms，低电平有效，为整板复位，复位结束后FPGA开始程序加载；

2）星载模块接收外部OC复位指令，为防止外部输入复位常低对本板的影响，OC接收后采用隔离电路输出复位信号，整板复位。

具体的，根据图6所示，时钟管理单元包括时钟管理电路和第三晶振；所述时钟管理电路包括锁相环倍频单元和时钟驱动电路，所述第三晶振和信号处理单元1的输出端均连接锁相环倍频单元的输入端，所述锁相环倍频单元的输出端连接时钟驱动电路的输入端，所述时钟驱动电路的输出端分别连接高速AD单元3和高速DA单元4的输入端。

时钟管理单元主要完成为板内高速AD/DA电路提供工作时钟，为实现高速AD和DA的1.6GHz工作时钟以及同步性，需要采用锁相环和时钟驱动电路，晶振输出的25MHz时钟经过锁相环倍频后生成1.6GHz高速差分时钟，差分时钟信号经过时钟驱动器后进入高速AD和高速DA。

具体的，供电单元包括数字供电分区和模拟供电分区，所述数字供电分区用于对处理FPGA电路、驱动器和存储器进行供电，所述模拟供电分区用于对高速AD电路、高速DA电路和PLL锁相环进行供电。同时对于模拟部分，高速AD和高速DA对电源的纹波和噪声也有较高要求。

具体的，本发明还包括内部连接器7，所述内部连接器7与信号处理单元1、复位单元5和供电单元6均通过电路连接。

实施例

根据图7所示，在星载模块设计中将两组应用于卫星通信基带信号处理模块的硬件电路并联在内部连接器7上，在单板实现主备机设计，星载模块功能实现方案以国产大规模FPGA和高速AD、高速DA电路设计方法为核心，补充接口电路、时钟、供电以及电连接器等，构成星载模块的完整功能。

具体星载模块工作原理与工作过程如下：

1)星载模块上电后，各电源转换模块输出板内三次电源，上电复位电路同时输出不低于200ms宽度的低电平复位信号；

2)复位结束后，配置刷新芯片自动开始配置FPGA；

3)FPGA加载成功后，星载模块具备工作状态；

4)星载模块根据指令、接口以及FPGA功能完成载荷间不同接口信号数据的调制解调功能。

在功能实现的基础上，为提高产品空间环境适应性，采用国产抗辐照器件并在设计上采取定时刷新、在轨重构以及备份存储等抗单粒子措施。

综上所述，本发明提供了一种应用于卫星通信基带信号处理模块的硬件电路，作为星载通信信号处理类计算机的重要组成部分，将星载模块分为信号处理单元、高速AD单元、高速DA单元、复位单元、时钟管理单元和供电单元，实现1路高速连续信号的中频下变频、再生解调以及译码，将有效数据转发；并通过高速DA单元中对对高速输入数据进行编码调制，实现2路信号的发送功能，调制信号功率根据遥控指令可变；接收平台的遥控指令，实现载荷的速率模式切换。本发明可满足当前卫星通信基带信号处理的硬件需求，采用抗辐照器件的同时采取定时刷新、复位系统、备份存储等冗余容错技术来增强产品的空间环境适应性，提高产品的可靠性指标，并具有在FPGA软件重构功能，提高产品应用的灵活性，对抗辐照大规模FPGA和高速ADDA电路在空间环境的应用起着积极的推动作用。

本发明实现了一种应用于卫星通信基带信号处理模块的硬件电路，由国产FPGA及其外围电路，刷新电路及其外围电路，高速AD电路及其外围电路、高速DA电路及其外围电路和电源管理电路等部分组成，采用国产抗辐照器件并融合冗余容错技术、在轨重构技术，满足产品高可靠、长寿命和空间环境适应性要求。在此基础上开发的星载模块在卫星通信中有广泛的应用基础，并已开始在组网星座中推广应用，具有较好的市场效益和经济效益。

最后应当说明的是：以上实施例仅用以说明本发明的技术方案而非对其限制，尽管参照上述实施例对本发明进行了详细的说明，所属领域的普通技术人员应当理解：依然可以对本发明的具体实施方式进行修改或者等同替换，而未脱离本发明精神和范围的任何修改或者等同替换，其均应涵盖在本发明的权利要求保护范围之内。

Claims (7)

1.一种应用于卫星通信基带信号处理模块的硬件电路，其特征在于，包括信号处理单元（1）、时钟管理单元（2）、高速AD单元（3）、高速DA单元（4）、复位单元（5）和供电单元（6）；所述时钟管理单元（2）的输出端分别连接高速AD单元（3）和高速DA单元（4）的输入端，所述高速AD单元（3）的输出端连接信号处理单元（1）的输入端，所述复位单元（5）的输出端连接信号处理单元（1）的输入端；所述信号处理单元（1）的输出端分别连接时钟管理单元（2）和高速DA单元（4）；所述供电单元（6）的输出端分别连接信号处理单元（1）、时钟管理单元（2）、高速AD单元（3）、高速DA单元（4）和复位单元（5）的输入端；

所述信号处理单元（1）包括处理FPGA电路、刷新芯片电路、DDR3、主FLASH电路、备FLASH电路、第一晶振和第二晶振；所述处理FPGA电路与刷新芯片电路连接，所述DDR3与处理FPGA电路连接，所述第一晶振的输出端连接处理FPGA电路的输入端，所述主FLASH电路和备FLASH电路与刷新芯片电路连接，所述第二晶振的输出端连接刷新芯片电路输入端；所述处理FPGA电路的输入端连接高速AD单元（3）、复位单元（5）和供电单元（6），处理FPGA电路的输出端连接高速DA单元（4）；

所述高速DA单元（4）包括第一高速DA电路、第二高速DA电路、第二信号调理电路和第三信号调理电路；所述处理FPGA电路的输出端分别与第一高速DA电路和第二高速DA电路的输入端连接，所述第一高速DA电路的输出端连接第二信号调理电路的输入端；第二高速DA电路的输出端连接第三信号调理电路的输入端，第二信号调理电路和第三信号调理电路分别进行高速模拟信号输出；所述时钟管理单元（2）的输出端分别连接第一高速DA电路、第二高速DA电路。

2.根据权利要求1所述的一种应用于卫星通信基带信号处理模块的硬件电路，其特征在于，所述高速AD单元（3）包括高速AD电路和第一信号调理电路；所述第一信号调理电路包括隔离衰减电路和放大电路，所述隔离衰减电路的输出端连接放大电路的输入端，所述放大电路的输出端连接高速AD电路的输入端，所述时钟管理单元（2）的输出端连接高速AD电路的输入端，所述高速AD电路的输出端与处理FPGA电路的输入端电路连接。

3.根据权利要求1所述的一种应用于卫星通信基带信号处理模块的硬件电路，其特征在于，所述复位单元（5）包括上位复位电路、复位隔离电路和与门电路，所述上位复位电路和隔离电路的输出端连接与门电路的输入端，所述与门电路的输出端连接处理FPGA电路。

4.根据权利要求3所述的一种应用于卫星通信基带信号处理模块的硬件电路，其特征在于，所述复位隔离电路包括OC复位接收电路和隔离设计电路，所述OC复位接收电路的输入端连接外部OC复位输出端，OC复位接收电路的输出端连接隔离设计电路的输入端，隔离设计电路的输出端连接与门电路的输入端。

5.根据权利要求1所述的一种应用于卫星通信基带信号处理模块的硬件电路，其特征在于，所述时钟管理单元包括时钟管理电路和第三晶振；所述时钟管理电路包括锁相环倍频单元和时钟驱动电路，所述第三晶振和信号处理单元（1）的输出端均连接锁相环倍频单元的输入端，所述锁相环倍频单元的输出端连接时钟驱动电路的输入端，所述时钟驱动电路的输出端分别连接高速AD单元（3）和高速DA单元（4）的输入端。

6.根据权利要求1所述的一种应用于卫星通信基带信号处理模块的硬件电路，其特征在于，所述供电单元包括数字供电分区和模拟供电分区，所述数字供电分区用于对处理FPGA电路、驱动器和存储器进行供电，所述模拟供电分区用于对高速AD电路、高速DA电路和PLL锁相环进行供电。

7.根据权利要求1所述的一种应用于卫星通信基带信号处理模块的硬件电路，其特征在于，还包括内部连接器（7），所述内部连接器（7）与信号处理单元（1）、复位单元（5）和供电单元（6）均通过电路连接。