CN111799223A - 一种用于形成半导体器件的方法 - Google Patents

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Abstract

根据本发明概念的一个方面，提供一种用于形成包括垂直通道场效应晶体管(FET)器件的半导体器件的方法，该方法包括：在基材上形成从基材的下源极/漏极半导体层垂直突出的多个半导体结构，将半导体结构设置在具有多个行和列的阵列中；至少在行的子集之间，蚀刻平行于所述行的金属线沟槽；在金属线沟槽中形成金属线以接触下源极/漏极层；形成包围位于下源极/漏极层上方的半导体结构通道部分的栅极结构；和在位于通道部分上方的半导体结构上源极/漏极部分上形成上源极/漏极金属接触部。

Description

一种用于形成半导体器件的方法
技术领域
本发明概念涉及一种用于形成半导体器件的方法。
背景技术
为了提供功率效率和面积效率更高的电路设计，正在开发新的晶体管器件。一 个类型的非平面场效应晶体管(FET)器件是垂直通道FET器件。
垂直通道FET器件(也称为VFET器件)包括垂直纳米线或纳米片FET (垂直NWFET或NSFET)，所述垂直纳米线或纳米片FET具有至少部分、或 优选完全包围垂直取向的纳米线或纳米片半导体结构的通道部分。
由于其垂直取向通道结构，VFET器件的栅极长度受线宽影响，而是受 栅电极的垂直尺寸或厚度影响。其次，垂直晶体管器件的源极和漏极部分彼此 垂直位移。由于这些原因，VFET器件以密集且面积有效的阵列来实现。
为了形成功能电路，需要使器件的源极/漏极接触。然而，由于通道结构 的垂直取向以及源极和漏极的垂直位移，接触下源极(或视情况可以是漏极) 可能比接触水平通道器件更具挑战性。通常，对于VFET，接触依赖于提供散 布在VFET阵列中的金属垂直通孔连接，用于接触各源极/漏极。为了允许低电 阻连接，垂直通孔需要具有一定的最小横截面，这对于容纳在密集阵列中可能 是挑战。
发明内容
本发明构思的目的在于提供一种即使在密集VFET阵列中也允许低电阻下源极 /漏极连接的方法。通过以下所述可以理解其它和替代性的目的。
根据本发明概念的一个方面，提供一种用于形成包括垂直通道场效应晶 体管(FET)器件的半导体器件的方法，该方法包括：
在基材上形成从基材的下源极/漏极半导体层垂直突出的多个半导体结 构，将半导体结构设置在具有多个行和列的阵列中；
至少在行的子集之间，蚀刻平行于所述行的金属线沟槽；
在金属线沟槽中形成金属线以接触下源极/漏极层；
形成包围位于下源极/漏极层上方的半导体结构通道部分的栅极结构； 和
在位于通道部分上方的半导体结构上源极/漏极部分上形成上源极/漏 极金属接触部。
根据本发明方法，阵列中VEFT的下源极/漏极可以与水平延伸的金属线 接触，该金属线穿过VFET阵列，平行于阵列的行并位于阵列的行之间。各金 属线可以形成于蚀刻在基材中的金属线沟槽中。
源极/漏极连接部的电阻可以相应地经由金属线的垂直尺寸(即，高度) 来调整。即，更高的线高度使金属线的横截面积增加，从而减小了电阻。
另一优点是沿着相同行设置的VFET可以与相同金属线连接。此外，沿 着一对相邻行设置的VFET可以与其间所形成的公共金属线连接。与沿着各行 提供多个单独的垂直通孔相比，这进一步支持了允许使用面积有效的VFET阵 列的目标。各金属线沟槽可以有利地延伸跨越阵列的多个列。
可以理解的是，金属线可以相应地在几个选择的位置(例如，阵列的边 缘或外侧)处连接至线的后道工序(back-end-of-line，BEOL)互连结构。
据此，垂直通道FET器件是指包括半导体结构的器件，所述半导体结构 包括：上源极/漏极部分和下源极/漏极部分以及位于上下源极/漏极部分中间且 在此之间垂直延伸的通道部分，并且还包括沿着通道部分垂直延伸的栅极结 构。栅极结构可以至少部分包围通道部分。具体来说，栅极结构可以环绕通道 部分，换言之，形成全环栅(gate-all-around，GAA)结构。下源极/漏极部分和上 源极/漏极部分以及通道部分与公共垂直面相交。通道部分适于(在器件的使用 中)在源极/漏极之间传导垂直取向的电荷载流。
本文中所用的术语“垂直”表示与基材法线(即，主延伸平面或其主/上表 面)平行的方向或取向(例如，表面、尺寸或其它特征)。同时，术语“水平” 是指平行于基材(即，主延伸平面或其主表面)或等效地横向于垂直方向的方 向或取向。同时，术语例如“上方”、“上”、“顶部”以及“下方”、“下”、“底部” 是指沿着垂直方向观察的相对位置，因此并不意味着基材或器件的绝对取向。
根据本发明方法，半导体结构设置在具有多个(水平)行和(水平)列 的阵列中。换言之，该方法包括：形成具有半导体结构行和列的阵列。各半导 体结构可以相应地设置在阵列的行和列的交叉部。
行可以沿基材以第一水平方向(即，“行方向”)延伸。列可以沿基材 以第二水平方向(即，“列方向”)延伸。行方向和列方向可以彼此横向。从 列方向看，行可以等距间隔。从行方向看，列可以等距间隔。
金属线沟槽可以形成于阵列的每个行之间，或者仅形成于阵列中的行的 子集(即，行的精确子集)之间。各金属线沟槽可以形成于相应的一对相邻行 之间。例如，第一金属线沟槽可以形成于第一对相邻行之间，并且第二金属线 沟槽可以形成于第二对相邻行之间等。
所述方法还可以包括：在形成金属线之前，沿着所述至少一个行子集在 半导体结构侧壁上形成绝缘间隔物层。
绝缘间隔物可以相应地至少形成于沿着所述至少一个行设置的半导体结 构的侧壁上。
半导体结构侧壁上的间隔物层能够在金属线和半导体结构(例如，包括 半导体结构的基底部分)之间至少实现最少量的电隔离。
另一优点在于可以增加金属线的高度，从而超过金属线沟槽的深度，而 半导体结构(特别是其基底部分)侧壁和金属线之间没有短路风险。
间隔物层可以优选在形成金属线沟槽之前形成。由此，间隔物层可以在 金属线沟槽形成之前掩蔽侧壁。因此，半导体结构的侧壁可以由在金属线沟槽 形成期间所用加工步骤来掩蔽，例如，下源极/漏极层的半导体材料的蚀刻。
所述方法还可包括：
形成包埋半导体结构并覆盖下源极/漏极层的覆盖层；以及
在覆盖层中形成沟槽，所述沟槽延伸穿过所述至少一个行子集之间的覆 盖层；
其中，通过经由覆盖层中的沟槽蚀刻下源极/漏极层来形成金属线沟槽。
因此，覆盖层可以掩蔽在金属线沟槽形成期间不会形成金属线沟槽的任 意行之间的下源极/漏极层部分。覆盖层还可以覆盖金属线沟槽形成期间相同行 的半导体结构之间所延伸的下源极/漏极层部分。覆盖层可以是绝缘层，例如， 氧化物层或介电层。因此，覆盖层可以在后续加工步骤和最终器件中仍然用作 绝缘层。
可以在覆盖层中形成沟槽，以暴露沿所述至少一个行设置的半导体结构 的侧壁，其中，所述方法还可以包括：在覆盖层沟槽中所暴露的半导体结构的 侧壁上形成绝缘间隔物层。
按照上述讨论，间隔物层可以因此在金属线和所暴露的半导体结构侧壁 之间提供电隔离。由此，间隔物层还可以在金属线沟槽的(半导体材料)蚀刻 期间掩蔽侧壁。
或者，所述方法还可以包括：在形成覆盖层之前，沉积覆盖半导体结构 和下源极/漏极层的共形层。在形成覆盖层后，通过相对于共形层蚀刻覆盖层来 形成覆盖层中的沟槽。即，通过沉积材料不同于覆盖层材料的保形层允许在覆 盖层中形成沟槽，而不暴露半导体结构的侧壁。在通过共形成的垂直各向异性 蚀刻形成覆盖层之前或之后，可以去除形成于下源极/漏极层上的共形层。因此 从下源极/漏极层上选择性去除共形层，并且在半导体结构的侧壁上仍保持作为 间隔物层。至少，在蚀刻金属线沟槽前可以去除下源极/漏极层上的共形层。
金属线可以以大于金属线沟槽深度的高度来形成。因此，可以降低金属 线的电阻。这优选与在半导体结构侧壁上形成绝缘间隔物层组合，以减少短路 的风险。
形成金属线可以包括：使得金属线材料沉积在金属线沟槽中，将所沉积 的金属线材料回蚀至低于通道部分的水平。因此，金属线的上表面可以回蚀至 低于通道部分的水平。因此，可以产生垂直空间以沿着通道部分形成栅极结构。
所述方法还可以包括：用绝缘层覆盖金属线，其中，栅极结构可以形成 于绝缘层上。因此，金属线和栅极结构可以是彼此电绝缘的。
各上源极/漏极接触部可以形成于至少两个连续行的两个半导体结构上 源极/漏极部分上。这能够获得多通道VFET器件。即，连续行的半导体结构的 通道可以连接于电公共金属线(形成为与下源极/漏极层部分接触)和公共上源 极/漏极金属接触部之间。
各上源极/漏极金属接触部可以在至少一个所述金属线上并跨越其延伸。 因此，金属线可以设置于连续半导体结构的基底附近。这可以减少各多通道 VFET器件的串联电阻。
在形成金属线(和金属线沟槽)之前或之后，该方法还可以包括：在阵 列的多个所述行之间，在下源极/漏极层中形成沟槽，用绝缘材料填充沟槽，由 此，将下源极/漏极层划分为多个下源极/漏极层部分，其中，至少一个金属线 沟槽和金属线形成于各下源极/漏极层部分。因此，可以限定下源极/漏极层部 分的个体“岛”(在本领域中也称为“底部电极区域”)。通过使各下源极/ 漏极层部分接触至少一个金属线，可以经由下电阻接触部到达各“岛”的VFET 的下源极/漏极。可以优选形成这些绝缘填充沟槽，以完全延伸通过下源极/漏极层，并且延伸到下面的基材层。这可以改进下源极/漏极层部分之间的程度或 电隔离。
尤其是，在各下源极/漏极部分支承的半导体结构各行之间形成金属线沟 槽和金属线。各下源极/漏极部分可以相应地通过超过一根金属线以平行方式到 达。这允许器件串联电阻进一步下降。
金属线沟槽的蚀刻可以包括蚀刻下源极/漏极层，其中，在下源极/漏极层 的金属线沟槽中形成金属线。例如，下源极/漏极层的蚀刻可以仅部分延伸通过 下源极/漏极层。
金属线沟槽的蚀刻还可以包括：
蚀刻穿过下源极/漏极层并蚀刻到下面的基材层中，由此在下源极/漏极 层中形成上沟槽部分，并且在下方的基材层中形成下沟槽部分；以及
进行下沟槽部分侧壁的横向回蚀，以形成拓宽的下沟槽部分，
其中，至少在拓宽的下沟槽部分中形成金属线。
由此，甚至更宽的金属线可以包埋于基材中。可以形成金属线以至少从 下侧接触下源极/漏极层。
如果下方的基材层和下源极/漏极层由不同的半导体材料形成，例如， Si1-xGex形成下方的基材层，并且Si1-yGey形成下源极/漏极层，并且0≤x≤1且 0≤y≤1而x≠y，则可以促进横向回蚀。
所述方法还可以包括：沿其纵向方向切割各金属线，由此在各拓宽的下 沟槽部分中形成两个分开的平行金属线部分。因此，两个电分离的金属线可以 形成于各金属线沟槽中。如果需要分别到达相邻行中VFET的下源极/漏极，则 这可能是有利的。
根据本发明概念的另一方面，提供一种半导体器件，其包括：
基材；
多个VFET器件，其包括：
多个半导体结构，其从基材上的下源极/漏极半导体层突出，将半导 体结构设置在具有多个行和列的阵列中；
栅极结构，其包围位于下源极/漏极层上方的半导体结构通道部分； 和
在位于通道部分上方的半导体结构上源极/漏极部分上的上源极/漏 极金属接触部；
金属线沟槽，其形成于下源极/漏极半导体层中并且平行于行、在至少 一个行子集之间延伸；
设置在金属线沟槽中的金属线，所述金属线接触下源极/漏极层。
上文结合方法方面及其实施方式讨论的以上细节和优点相应地应用于另 外的设备方面，因此参考以上内容。
附图说明
参考附图，通过以下说明和非限制性详述可以更好地理解本发明的上述 以及其它目的、特征和优点。除非另有说明，在附图中，相同的附图标记用于 表示相同的元件。
图1至图12显示了一种用于形成半导体器件的方法。
图13至图18显示了另一种用于形成半导体器件的方法。
图19至图22显示了另一种用于形成半导体器件的方法。
详细说明
现在参考附图来阐述一种包括VFET器件的半导体器件以及一种用于形成半导 体器件的方法。除非另有说明，否则这些附图以透视方显示了基材100，所述 基材100包括VFET的垂直半导体结构的阵列(或至少部分阵列)。除非另有 说明，否则延伸穿过基材100的所示部分的平面对于所有附图是公共的。可以 理解，除了所示部分之外，基材100通常可以呈现出比所示更大的横向/水平延 伸。还应注意，为清楚起见，所示结构的相对尺寸(例如层的相对厚度)仅仅 是示意性的，并且可能与物理结构不同。
图1显示了用于加工的起始基材100。基材100可以是半导体基材，即， 包含至少一个半导体层的基材。基材100可以是单层半导体基材，例如由本体 基材形成的单层半导体基材。然而，基材100还可以是多层基材，例如由在本 体基材上外延生长的半导体层所形成的多层结构，或者，绝缘体上半导体(SOI) 基材。例如，基材100可以包括硅(Si)、锗(Ge)或硅锗(SiGe)层。
如图1进一步所示，在基材100上形成多个半导体结构110。半导体结 构110从基材100的下源极/漏极半导体层102垂直突出。
图1所示的特定半导体基材110可以通过如下形成：使得外延下、中间 和上半导体层图案化，以使各半导体结构110包括下部部分或基底部分112、 中间部分114和上部部分116。柱110的下部部分和上部部分112、116可以分 别用于形成最终VFET的下源极/漏极和上源极/漏极，并且其因此在下文中可 以分别被称为下源极/漏极部分112和上源极/漏极部分116。类似地，中间层 部分114可以用于容纳最终VFET的通道，并且因此在下文中可以被称为通道 部分114。因此，通道部分114设置在源极/漏极部分112、116中间，并且在 两者之间垂直延伸。换言之，源极/漏极部分112、116位于通道部分114的垂 直相对端。本方法适用于无结点器件以及逆模式器件，并且柱110可以相应地 进行掺杂。例如，各层112、114、116可以通过ALD、物理气相沉积(PVD)、 或金属有机气相外延(MOVPE)来形成。示例性层堆叠体包括：SiGe/Si/SiGe 层堆叠体、a SiGe/Ge/SiGe层堆叠体或SiGe/SiGe/SiGe层堆叠体，其中，中间 层的Ge含量不同于上层和下层。然而，应注意半导体结构还可以在包括更多层或更少层的层堆叠体中图案化，甚至在单个外延半导体层中图案化。
根据待形成VFET器件的类型(即，p类型或n类型)，下源极/漏极层 102可以与导电型重度掺杂。下源极/漏极层102可以由另一外延半导体层形成， 所述另一外延半导体层与限定半导体结构110的一个或多个层分开。然而，下 源极/漏极层102也可以由层堆叠体下层的厚度部分形成，例如，由在半导体结 构110(例如，下SiGe层)图案化之后剩余的层堆叠下层的厚度部分形成。在 任意情况下，下源极/漏极层112和从其突出的下源极/漏极部分112和可以一 起限定待形成的VFET的下源极/漏极或下源极/漏极区域。
半导体结构110的形成可以以连续方式进行，例如，通过使形成于基材 100上的一个或多个外延半导体层图案化(例如，使用光刻或蚀刻)。例如， 半导体结构110的图案化可以包括：在一个或多个外延半导体层上限定图案化 掩模，例如硬掩模(例如，Si3N4、旋涂碳或碳基图案化薄膜的硬掩模)，并且 在使用图案化掩模作为蚀刻掩模的同时蚀刻一个或多个外延半导体层。如图1 所示，图案化掩模的掩模部分可以保留在图案化通道结构的顶部上作为封盖 (cap)120。
如图所示，第一半导体结构110可以形成为垂直取向的“纳米片”，即， 具有卵形、矩形横截面形状。然而，还可以使第一半导体结构110形成为垂直 取向的“纳米线”，即，具有方形或圆形横截面形状。为了易于阅读，下文中 将半导体结构110称为“柱”。
如图1所示，柱110形成于具有多个行R1、R2、R3、R4和列C1、C2、 C3的阵列104中。行R1-R4平行于行方向R延伸。列平行于列方向C延伸。 行R1-R4沿着列方形C可以等距间隔。列C1-C3沿着行方形C可以等距间隔。 各柱110相应地设置在行和列的交叉部。应注意，图1可能仅描绘了一小部分 阵列104，其通常可以包括数百或数千行和列的柱110。
在图2中，柱110包埋在覆盖层122中。例如，覆盖层122通常可绝缘 材料(例如SiO2)或另一常规低k电介质形成。覆盖层122可以通过如下形成： 沉积绝缘材料(例如，通过CVD)、随后通过回蚀和/或抛光以减小覆盖层122 的厚度，由此使得柱110上表面暴露(或者如在所示情况下，以暴露形成于其 上的封盖120)。
掩模124已形成于绝缘层122上方，限定了行子集(例如，行R1和R2 以及R3和R4等)上方和之间的开口。开口限定了金属线沟槽的位置，所述 金属线沟槽形成于行之间的下源极/漏极层102中。掩模可以是常规类型的，例 如，使用光刻图案化的基于抗蚀剂的掩模。
在图3中，沟槽126形成于覆盖层126中，沟槽126延伸穿过行子集之 间的覆盖层122。沟槽126可以通过经由掩模124中所限定开口蚀刻覆盖层126 来形成。沟槽126可以使用任意适用于蚀刻介电材料的常规蚀刻、优选干法蚀 刻工艺来进行蚀刻。在形成沟槽126后，可以去除掩模124。沟槽126可暴露 行子集之间的下源极/漏极层102。如图3所示，各沟槽126的宽度可以使沿沟 槽126设置的柱110侧壁暴露。
在图4中，形成了绝缘间隔物层128，以覆盖暴露于覆盖层122的沟槽 126中的柱110的侧壁。如图所示，间隔物层128可以沉积为覆盖沟槽126侧 壁的共形层。间隔物128还可以覆盖沟槽126底部暴露的下源极/漏极层102 的表面部分和覆盖层122的上表面。间隔物层128可以是氧化物层或氮化物层， 例如通过ALD形成的SiO2或SiN。
在图5中，沉积于水平取向表面中的间隔物层128部分被去除，由此使 得间隔物层128的部分仍然在沟槽126侧壁上形成绝缘侧壁间隔物128，并且 由此覆盖之前在沟槽126中暴露的柱110的侧壁。这可以通过初始沉积的间隔 物层128的垂直各向异性蚀刻、例如短干法蚀刻步骤来实现。因此，在沟槽126 的底部处，使下源极/漏极层102的上表面部分102a暴露。
在图6中，在行R1和R2、以及R3和R4等的子集之间蚀刻金属线沟槽 130。各金属线沟槽130相应地平行于相应的一对相邻行并在相应的一对相邻 行之间延伸。通过经由覆盖层122中的沟槽126蚀刻到下源极/漏极层102中来 形成金属线沟槽130。可以使用适用于半导体蚀刻的任何常规的湿法或干法蚀 刻工艺，例如允许对Si或SiGe蚀刻(包括但不限于含有蚀刻剂的SF6或CF4) 的蚀刻工艺。在蚀刻期间，侧壁间隔物128可以掩蔽面对沟槽126的柱110的 侧壁，因此抵消柱110的蚀刻。如图所示，蚀刻可以部分延伸通过下源极/漏极 层102，以使得下源极/漏极层102的厚度部分保留在各沟槽130下。然而，还 可以使蚀刻完全延伸通过下源极/漏极层102，例如，停止于下源极/漏极层102 和基材100下方的半导体层之间的界面处。
在图7中，金属线132形成于金属线沟槽130中。因此，金属线132可 以形成为与下源极/漏极层102物理和电接触。如图所示，金属线132可以以大 于金属线沟槽130深度的垂直尺寸或高度来形成。因此，金属线132可以与柱 110的基底部分/下源极/漏极部分112垂直重叠。在该情况下，侧壁间隔物128 可以在下源极/漏极部分112侧壁和金属线132之间形成隔离。通过在金属线沟 槽130中沉积金属线材料(例如，Al、Cu、W或Ru)，并且将所沉积的金属 线材料回蚀至低于柱110的通道部分114，可以形成金属线132。可以使用任 意常规金属蚀刻工艺，其允许相对于例如形成侧壁间隔物128和覆盖层122的 材料而选择性蚀刻金属。
在图8中，金属线122覆盖有绝缘材料，由此使得覆盖层122中的沟槽 126闭合。例如，可以使与形成初始沉积覆盖层122相同的绝缘材料沉积，以 填充沟槽126。可以对所沉积绝缘材料进行抛光(例如，通过CMP)，并且任 选地回蚀以形成薄膜柱110并暴露封盖120的覆盖层122。
应注意，如果覆盖层122由最终器件不期望类型的材料(例如，有机旋 涂层等)形成，覆盖层122可以首先剥离，然后重新沉积为合适绝缘材料(例 如SiO2或另一种低k电介质)的新覆盖层122。
在图9中，沟槽133已形成于阵列104的多个行之间的下源极/漏极层102 中。可以通过首先在覆盖层122中所需位置处蚀刻沟槽，然后通过经由覆盖层 122中沟槽进行蚀刻来蚀刻沟槽133，从而形成沟槽133。可以采用用于形成金 属线沟槽130的类似蚀刻工艺。沟槽133随后填充有绝缘材料，优选地与覆盖 层122相同的材料。下源极/漏极层102因此已经被划分为多个下源极/漏极层 部分102a。填充有绝缘材料的沟槽133可以被称为浅沟槽绝缘部 (shallow-trench-insulation，STI)结构。沟槽133优选完全延伸通过下源极/ 漏极层102，并且延伸到下面的基材100中，以确保下源极/漏极层部分102a 之间的可靠隔离。如图所示，以阵列104每两行的周期形成沟槽133。因此， 一个金属线沟槽130和金属线132形成于各下源极/漏极层部分102a。然而， 这仅代表一个实例，并且其同样可能以更低的周期(例如，每三行、每四行等) 形成沟槽133。
如图9进一步显示，已经对覆盖层122进行回蚀，以使得柱110的通道 部分114和上源极/漏极部分116暴露。还可以在相同或后续蚀刻步骤中，从柱 100的通道部分114和上源极/漏极部分116去除任意侧壁间隔物部分128。
在图10中，已经形成栅极结构134，以包围住110的通道部分114。如 图所示，栅极结构134优选形成为在圆周方向上完全包围通道部分114。栅极 结构134可以形成为沿着阵列104的列C-C3、跨越阵列104的行延伸的细长 栅极结构线。栅极结构134可以包括常规栅极结构，所述常规栅极结构包括例 如由一个或多个栅极导体形成的栅极电极和栅极介电层。栅极介电材料包括： 例如，HfO2、ZrO2、Al2O3或其它高K介电材料。栅极介电层可以通过任意常 规沉积工艺例如ALD沉积为共形薄膜。栅极导体包括：例如p型有效功函金 属(EWF)金属(例如TiN、TaN、TiTaN)、或n型EWF金属(例如Al、 TiAl、TiC或TiAlC)、或复合层(例如TiN/TiAl或TiN/TaN/TiAl)。栅极导 体还包括填充金属，例如，W、Al、Co、Ni、Ru或两种或更多种所述材料的 合金。栅极导体可以通过任意常规沉积工艺例如ALD、CVD或PVD进行沉积。
栅极结构134可以通过如下形成：沉积栅极堆叠体，并且随后使所沉积 栅极堆叠体图案化，从而形成具有所需水平尺寸的栅极结构134。然而，还可 以使用替代金属栅极(RMG)流程，其中，可以首先形成伪栅极(例如，包含 多晶硅)，随后被最终栅极堆叠体(如本领域本身已知的)替代。
在形成栅极结构134后，栅极结构可以被绝缘层136覆盖。绝缘层136 可以有利地由与覆盖层122相同的材料形成，使得覆盖层122和绝缘层136一 起限定公共绝缘层138。可以进行回蚀和/或抛光，以使绝缘层138平面化。
在图11中，蚀刻掩模140形成于绝缘层138上。蚀刻掩模140限定了开 口，所述开口将用于限定VFET器件的上源极/漏极接触部。蚀刻掩模140可以 是常规类型的，例如，使用光刻图案化的基于抗蚀剂的掩模。
在图12中，通过穿过蚀刻掩模140向下蚀刻至上源极/漏极部分116并 用接触金属(例如，Al、Co、Ni、W或Ru)填充由此形成的沟槽，已形成了 源极/漏极接触部或“顶部电极”142。
如图所示，各上源极/漏极金属接触部142可以形成于一对上源极/漏极部 分116上，所述一对上源极/漏极部分属于在相邻行中彼此相对的柱100。因此， 各源极/漏极金属接触部142可以形成于相邻行之间的相应金属线132上并跨越 其延伸。
然而，源极/漏极金属接触部142的其它设计也可以。例如，可以形成上 源极/漏极金属接触部142，从而仅与单个柱110的上源极/漏极部分116、或超 过两个柱110的上源极/漏极部分116接触。
任选地，在沉积接触金属之前，可以在上源极/漏极部分116上外延生长 掺杂的半导体材料，以形成扩大的上源极/漏极部分，从而改进与源极/漏极接 触结构142的电接触。
随后可以按照本领域本身已知的方法进行BEOL加工等。其中，可以例 如在阵列104边缘或外部处，通过垂直通孔的合适位置将金属线132连接到 BEOL互连结构。
图13至图18显示了一种用于形成含VFET器件的半导体器件的方法的 变体。图13至图18显示了沿着列方向截取的、跨越多个行R1-R3等的阵列 104的一部分的平面横截面。除非另有说明，否则图1-12和13-18中相同的附 图标记表示相同的元件。
该方法通常以与上述相同的方式进行，直至形成金属线沟槽130的阶段。 图13显示了在覆盖层122中形成沟槽126后的柱110。与上述方法不同，沟槽 126已形成于阵列104的每个行之间并且因此在横截面视图中不可见。形成共 形绝缘层228以覆盖沟槽126中暴露的下源极/漏极层102的上表面部分和柱 110。共形绝缘层228可以以相应方式形成为间隔物层128。然而，根据变体， 在覆盖层112和沟槽126之前可以形成层228。随后，可以沉积覆盖层122， 其中，通过相对于共形层228选择性蚀刻覆盖层122可以形成沟槽126。例如，间隔物层228可以形成为SiN层，其中，可以相对于共形层228选择性蚀刻 SiO2覆盖层122。
在图14中，共形层228在沟槽126底部开口，其中，共形层228的剩余 部分形成于(沟槽126和)柱110的侧壁上，以在其上形成侧壁间隔物层228。 随后，金属线沟槽130和金属线已形成于柱110的每行之间。
图15显示了沉积在金属线132上的任选绝缘阻隔衬里150(如果需要)， 以阻碍形成金属线132的材料污染覆盖层122。
在图16中，在柱110和金属线132上方形成掩模层160。掩模层160的 多个沟槽开口162形成于掩模层160中，各沟槽开口形成于一对行之间的相应 金属线132上方。例如，掩模层160可以是旋涂层或层堆叠体，例如，旋涂碳 (SOC)和旋涂玻璃(SOG)。可以使用常规光刻和蚀刻来形成沟槽开口162。
在图17中，在金属蚀刻中已经去除了沟槽开口162下方的金属线132， 随后蚀刻下源极/漏极层102下方的半导体材料，从而形成沟槽164，所述沟槽 164将下源极/漏极层102划分成单独的下源极/漏极层部分102a。随后可以去 除掩模层160。如果已形成任选的阻隔衬里150，可以通过短氧化或介电蚀刻 步骤首先打开阻隔衬里150，由此暴露相应的金属线132。
在图18中，沟槽164填充有绝缘层222，所述绝缘层222同样包埋柱222。 随后，可以进行所述方法，以如上所述形成栅极结构和源极/漏极接触部。
图19至图22显示了一种用于形成含VFET器件的半导体器件的方法的 另一变体。图19至图22显示了沿着列方向截取的、跨越多个行R1-R3等的阵 列104的一部分的平面横截面。除非另有说明，否则图1-12和19-22中相同的 附图标记表示相同的元素。
该方法通常以与上述相同的方式进行，但是不同的是，形成了金属线沟 槽130和金属线132。图19显示了形成覆盖层122后的柱110。在阵列104的 多个行之间形成沟槽126。
此外，蚀刻穿过下源极/漏极层102并蚀刻到下面的基材100中，由此在 下源极/漏极层102中形成上沟槽部分130a，并且在下方的基材100中形成下 沟槽部分130b，形成金属线130。随后，可以进行下沟槽部分侧壁的横向回蚀， 以形成拓宽的下沟槽部分130b(在下沟槽部分130b中以箭头示意性显示)。 下源极/漏极层102和基材100的初始蚀刻可以以与上述相同的方式来实现，例 如，通过常规的湿法或干法蚀刻工艺，以允许蚀刻半导体材料，例如SiGe和 Si。横向回蚀可以包括通过对基材100进行各向同性蚀刻，以选择性蚀刻至下源极/漏极层102。例如，如果下源极/漏极层102由SiGe形成，并且基材100 的蚀刻厚度部分由Si形成，则可以提供下源极/漏极层102和基材100之间的 蚀刻对比度。如上所述，在金属线沟槽130蚀刻期间，间隔物层128可以掩蔽 柱110的侧壁。
在图20中，金属线132形成于拓宽的下沟槽部分130b。如图所示，各 金属线132接触源极/漏极层102的下侧。
图21和图22显示了如何在各金属线132中形成切口，所述切口沿金属 线的纵向方向(即，行方向R)延伸，由此在各拓宽的下沟槽部分130b中形 成两个分开的平行金属线部分132a、132b。在图21中，已经形成了限定沟槽 形开口174的掩模172，各沟槽形开口暴露了各金属线132的纵向部分的上表 面。例如，掩模层172可以是旋涂层或层堆叠体，例如，旋涂碳(SOC)和旋 涂玻璃(SOG)。可以使用常规光刻和蚀刻来形成沟槽开口174。在图22中， 通过进行金属蚀刻穿过沟槽开口174来切割金属线132。随后，可以进行所述 方法，从而用绝缘材料覆盖金属线132a、132b，并且进一步形成栅极结构，并 形成上源极/漏极接触部，如上所述。
在上文中，已经参考有限的几个实施例主要描述了本发明概念。但是， 如同本领域技术人员容易理解的，上述实施例以外的其它实施例也同样可以落 在所附权利要求限定的本发明范围内。

Claims (15)

1.一种形成半导体器件的方法，所述半导体器件包括垂直通道场效应晶体管FET器件，所述方法包括：
在基材(100)上形成从基材的下源极/漏极半导体层(102)垂直突出的多个半导体结构(110)，将半导体结构设置在具有多个行(R1、R2、R3)和列(C1、C2、C3)的阵列(104)中；
至少在行的子集之间，蚀刻平行于所述行的金属线沟槽(130)；
在金属线沟槽(130)中形成金属线(132)，其接触下源极/漏极层(102)；
形成包围位于下源极/漏极层(102)上方的半导体结构通道部分(114)的栅极结构(134)；和
在位于通道部分上方的半导体结构上源极/漏极部分(116)上形成上源极/漏极金属接触部(142)。
2.如权利要求1所述的方法，所述方法还包括：在形成金属线(132)之前，沿着所述至少一个行子集在半导体结构侧壁上形成绝缘间隔物层(128、228)。
3.如权利要求2所述的方法，其中，在形成金属线沟槽(130)之前形成间隔物层(128、228)。
4.如前述权利要求中任一项所述的方法，所述方法还包括：
形成包埋半导体结构(110)并覆盖下源极/漏极层(102)的覆盖层(122)；以及
在覆盖层(122)中形成沟槽(126)，所述沟槽(126)延伸穿过所述至少一个行子集之间的覆盖层(122)；
其中，形成金属线沟槽(130)包括：经由覆盖层(122)中的沟槽(126)蚀刻下源极/漏极层(102)。
5.如权利要求4所述的方法，其中，覆盖层(122)中的沟槽(126)使沿所述至少一个行子集设置的半导体结构(110)的侧壁暴露，并且所述方法还包括：在覆盖层(122)沟槽(126)中所暴露的半导体结构(110)的侧壁上形成绝缘间隔物层(128)。
6.如权利要求4所述的方法，所述方法还包括：在形成覆盖层(122)之前，沉积覆盖半导体结构(110)和下源极/漏极层(102)的共形层(228)，并且
其中，在形成覆盖层(122)后，覆盖层(122)中的沟槽(126)通过相对于共形层(228)选择性蚀刻覆盖层(122)来形成。
7.如前述权利要求中任一项所述的方法，其中，金属线以大于金属线沟槽深度的高度来形成。
8.如前述权利要求中任一项所述的方法，其中，形成金属线包括：使得金属线材料沉积在金属线沟槽中，并且将所沉积的金属线材料回蚀至低于通道部分的水平。
9.如前述权利要求中任一项所述的方法，所述方法还包括：用绝缘层(122)覆盖金属线(132)，其中，栅极结构形成于绝缘层上。
10.如前述权利要求中任一项所述的方法，其中，各上源极/漏极接触部(142)形成于至少两个连续行(R1、R2)的半导体结构上源极/漏极部分(116)上。
11.如权利要求10所述的方法，其中，各上源极/漏极金属接触部(142)在至少一个所述金属线(132)上并跨越其延伸。
12.如前述权利要求中任一项所述的方法，在形成金属线之前或之后，所述方法还包括：在阵列(104)的多个所述行之间，在下源极/漏极层(102)中形成沟槽(133)，用绝缘材料填充形成于所述多个行之间的沟槽，由此，将下源极/漏极层划分为多个下源极/漏极层部分(102a)，其中，至少一个金属线沟槽(130)和金属线(130)形成于各下源极/漏极层部分(102a)。
13.如权利要求12所述的方法，其中，在各下源极/漏极部分(102a)支承的半导体结构(110)的各行之间形成金属线沟槽(130)和金属线(132)。
14.如前述权利要求中任一项所述的方法，其中，蚀刻金属线沟槽(130)包括：
蚀刻穿过下源极/漏极层(102)并蚀刻到下面的基材(100)中，由此在下源极/漏极层(102)中形成上沟槽部分(130a)，和并且在基材(100)中形成下沟槽部分(130b)；以及
进行下沟槽部分(130b)侧壁的横向回蚀，以形成拓宽的下沟槽部分(130b)，
其中，至少在拓宽的下沟槽部分(130b)中形成金属线(132)。
15.如权利要求14所述的方法，所述方法还包括：沿其纵向方向切割各金属线(132)，由此在各拓宽的下沟槽部分(130b)中形成两个分开的平行金属线部分(132a、132b)。
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